沟渠式功率元件及其制造方法
【专利摘要】一种沟渠式功率元件及其制造方法，该沟渠式功率元件包括半导体层、沟渠式栅极结构、沟渠式源极结构、及接触塞。半导体层包含磊晶层、基体掺杂区、源极/漏极区、及接触掺杂区；其中，基体掺杂区抵接于磊晶层，源极/漏极区抵接于基体掺杂区，接触掺杂区抵接于基体掺杂区且位于源极/漏极区正投影于基体掺杂区的部位外侧。沟渠式栅极结构埋置于源极/漏极区与基体掺杂区并延伸埋设于磊晶层。沟渠式源极结构埋置于基体掺杂区并延伸埋设于磊晶层且抵接于接触掺杂区。接触塞抵接于源极/漏极区及接触掺杂区。藉此，源极/漏极区相对于接触塞的电位等同于基体掺杂区与沟渠式源极结构各相对于接触塞的电位。
【专利说明】沟渠式功率元件及其制造方法
【技术领域】
[0001]本发明涉及一种半导体元件，且特别涉及一种沟渠式功率元件及其制造方法。
【背景技术】
[0002]功率元件主要用于电源管理的部分，其种类包含有金属氧化物半导体场效晶体管(metal-oxi de-semi conductor field effect transistor, MOSFET)、双载子接面晶体管(bipolar junct1n transistor, BJT)、及绝缘栅双极晶体管(insulated gate bipolartransistor, IGBT)。其中，由于金属氧化物半导体场效晶体管节省电能且提供较快的元件切换速度，因而被广泛地应用。
[0003]本领域在先前所提出的金属氧化物半导体场效晶体管中，较受关注的有槽底部厚栅氧结构(thick bottom oxide)与分离沟渠式栅极结构(split gate),但其均有需改进的问题存在。举例来说，槽底部厚栅氧结构的输入电容与反馈电容的比值(Ciss/Crss)大约为13，其尚有提升的空间。而分离沟渠式栅极结构则因半导体层中用以分离栅极与源极的氧化层不易控制，进而产生制造不易的问题。
[0004]于是，本发明人有感上述缺点的可改善，乃特潜心研究并配合学理的运用，终于提出一种设计合理且有效改善上述缺点的本发明。
【发明内容】
[0005]本发明实施例在于提供一种沟渠式功率元件及其制造方法，其在具有较佳效能的同时，更能利于生产者进行制造。
[0006]本发明实施例提供一种沟渠式功率元件，包括:一基材，其界定有一晶胞区、一终端区、及一通道终止区，且该终端区位于该晶胞区与该通道终止区之间，该基材包括一基底及形成于该基底上的一半导体层，其中，该半导体层包含:一磊晶层，位于该基底上，且该磊晶层的导电型态与该基底的导电型态相同；一基体掺杂区，其抵接于该磊晶层，且该基体掺杂区位于该晶胞区内的半导体层并远离该基底，该基体掺杂区的导电型态相异于该磊晶层的导电型态；一源极/漏极区，其抵接于该基体掺杂区，并且该源极/漏极区位于该晶胞区内的半导体层并远离该基底；及一接触掺杂区，其抵接于该基体掺杂区且部分位于该基体掺杂区外，该接触掺杂区大致位于该源极/漏极区正投影于该基体掺杂区的部位外侧；一沟渠式栅极结构，其埋置于该晶胞区内的半导体层，且该沟渠式栅极结构穿过该源极/漏极区与该基体掺杂区并延伸埋设于该磊晶层；一沟渠式源极结构，其埋置于该晶胞区内的半导体层且与该沟渠式栅极结构呈彼此间隔设置，该沟渠式源极结构穿过该基体掺杂区并延伸埋设于该磊晶层，且该沟渠式源极结构的远离该基底的部位抵接于该接触掺杂区，而该沟渠式源极结构的埋设于该磊晶层的深度大于该沟渠式栅极结构的埋设于该磊晶层的深度；以及一接触塞，其至少部分容置于该源极/漏极区与该接触掺杂区所包围的空间，且该接触塞抵接于该源极/漏极区以及该接触掺杂区；其中，该源极/漏极区相对于该接触塞的电位等同于该基体掺杂区与该沟渠式源极结构分别通过该接触掺杂区而相对于该接触塞的电位。
[0007]本发明实施例还提供一种沟渠式功率元件的制造方法，其步骤包括:提供一基材，其包括一基底及形成于该基底上的一半导体层，且该半导体层的导电型态与该基底的导电型态相同；形成一浅沟渠于该半导体层；形成一第一绝缘层于该基材表面及该浅沟渠的内壁，且该第一绝缘层的抵接于该浅沟渠内壁的部位定义为一栅极介电层，并沉积形成一栅极导电层于该栅极介电层内；蚀刻形成一深沟渠于该半导体层；形成一第二绝缘层于该第一绝缘层表面与该深沟渠的内壁，且该第二绝缘层的抵接于该深沟渠内壁的部位定义为一源极介电层，并沉积形成一源极导电层于该源极介电层内且使其埋置于该第二绝缘层中；于该半导体层实施一离子布植工艺，以沿该半导体层表面朝向内扩散形成一基体掺杂区，且该基体掺杂区的导电型态相异于该基底的导电型态，并且该基体掺杂区抵接于部分该栅极介电层与部分该源极介电层；于该基体掺杂区表面实施一离子布植工艺，以沿该基体掺杂区的表面朝向内扩散形成一源极/漏极区，且该源极/漏极区抵接于部分该栅极介电层；蚀刻形成一接触槽于该半导体层，使对应于该接触槽的该基体掺杂区、该源极/漏极区、该源极导电层、及该源极介电层分别通过该接触槽而显露于外；于该接触槽底壁实施一离子布植工艺，以形成一接触掺杂区，且该接触掺杂区抵接于该基体掺杂区、该源极导电层、及该源极介电层；以及沉积形成一接触塞于该接触槽内，以使该接触塞抵接于该接触掺杂区与该源极/漏极区。
[0008]综上所述，本发明实施例所提供的沟渠式功率元件及其制造方法，能通过沟渠式栅极结构与沟渠式源极结构并列且沟渠式源极结构的深度大于沟渠式栅极结构的深度，以及源极/漏极区相对于接触塞的电位等同于基体掺杂区与沟渠式源极结构分别通过接触掺杂区而相对于接触塞的电位，进而具有较佳的使用效能，并利于生产者进行制造。
[0009]为使能更进一步了解本发明的特征及技术内容，请参阅以下有关本发明的详细说明与附图，但是此等说明与所附图式仅用来说明本发明，而非对本发明的权利范围作任何的限制。
【专利附图】
【附图说明】
[0010]图1为本发明沟渠式功率元件的制造方法第一实施例的步骤SlOO剖视示意图。
[0011]图2为本发明沟渠式功率元件的制造方法第一实施例的步骤SllO剖视示意图。
[0012]图3为本发明沟渠式功率元件的制造方法第一实施例的步骤S120剖视示意图。
[0013]图4为本发明沟渠式功率元件的制造方法第一实施例的步骤S130剖视示意图。
[0014]图5为本发明沟渠式功率元件的制造方法第一实施例的步骤S140剖视示意图。
[0015]图6为本发明沟渠式功率元件的制造方法第一实施例的步骤S150剖视示意图。
[0016]图7为本发明沟渠式功率元件的制造方法第一实施例的步骤S160剖视示意图。
[0017]图8为本发明沟渠式功率元件的制造方法第一实施例的步骤S170剖视示意图。
[0018]图9为本发明沟渠式功率元件的制造方法第一实施例的步骤S180剖视示意图。
[0019]图10为本发明沟渠式功率元件的制造方法第一实施例的步骤S190剖视示意图。
[0020]图11为本发明沟渠式功率元件的制造方法第一实施例的步骤S180’剖视示意图。
[0021]图12为本发明沟渠式功率元件的制造方法第一实施例的步骤S170’’剖视示意图。
[0022]图13为本发明沟渠式功率元件的制造方法第一实施例的步骤S180’’剖视示意图。
[0023]图14A为本发明渠式功率元件的崩溃电压对应于沟渠式源极结构深度的仿真示意图。
[0024]图14B为本发明渠式功率元件的输入电容与反馈电容的比值对应于崩溃电压的仿真示意图。
[0025]图15为本发明沟渠式功率元件的制造方法第二实施例的步骤S230剖视示意图。
[0026]图16为本发明沟渠式功率元件第二实施例的剖视示意图。
[0027]图17为本发明沟渠式功率元件的制造方法第三实施例的步骤S310剖视示意图。
[0028]图18为本发明沟渠式功率元件第三实施例的剖视示意图。
[0029]【符号说明】
[0030]I 基材
[0031]11 基底
[0032]111 第一表面
[0033]12半导体层
[0034]121 第二表面
[0035]122浅沟渠
[0036]123、123，深沟渠
[0037]124基体掺杂区
[0038]125、125’ 源极/漏极区
[0039]126接触掺杂区
[0040]127磊晶层
[0041]128底掺杂区
[0042]2 第一绝缘层
[0043]21栅极介电层
[0044]22第一披覆层
[0045]3 栅极导电层
[0046]4 第二绝缘层
[0047]41源极介电层
[0048]42第二披覆层
[0049]5 源极导电层
[0050]6、6’ 接触槽
[0051]7 金属层
[0052]71、71’ 接触塞
[0053]72导电层
[0054]8 钝化层
[0055]9 高密度等离子绝缘层
[0056]A 晶胞区
[0057]B 终端区
[0058]C 通道终止区
[0059]G 沟渠式栅极结构
[0060]S 沟渠式源极结构
【具体实施方式】
[0061][第一实施例]
[0062]请参阅图1至图10，其为本发明的第一实施例，需先说明的是，本实施例对应图式所提及的相关数量，仅用以具体地说明本实施例的实施方式，以便于了解其内容，而非用以局限本发明的权利范围。
[0063]本实施例于下述先说明沟渠式功率元件的制造方法，而为便于理解，本实施例以沟渠式功率元件的一单元区域为例，并搭配剖视图作一说明，主要请参阅每一步骤所对应的图式，并视需要参酌其他步骤的图式。而有关沟渠式功率元件的制造方法的具体步骤包括如下:
[0064]步骤SlOO:如图1所不,提供一基材1，其相对的两表面界定为一第一表面111与一第二表面121,并且上述基材I定义有一晶胞区(cell reg1n)A>一终端区(terminat1nreg1n) B、及一通道终止区(channel stop reg1n) C,且上述终端区B位于晶胞区A与通道终止区C之间。
[0065]其中，所述基材I包括一基底11及形成于基底11上的一半导体层12,基底11的底面即为第一表面111，上述半导体层12的顶面即为第二表面121。再者，上述基底11可以是N+型掺杂或P+型掺杂，上述半导体层12可利用磊晶工艺形成，且此步骤中的半导体层12导电型态与基底11的导电型态(如:N+型掺杂或P+型掺杂)相同。于本实施例中，所述基底11为N+型掺杂，而半导体层12为N-型掺杂，并且上述基底11的掺杂浓度高于半导体层12的掺杂浓度。
[0066]步骤SllO:如图2所示，蚀刻形成一浅沟渠122于上述半导体层12的晶胞区A。其中，上述浅沟渠122的深度(也即，所述浅沟渠122底壁与第二表面121间的距离)于本实施例中大致为1.0 μ m以上且未满1.5 μ m。
[0067]步骤S120:如图3所示，形成一第一绝缘层2于基材I第二表面121以及浅沟渠122的内壁(也即，浅沟渠122底壁与侧壁)。其中，上述第一绝缘层2的厚度于本实施例中大致为0.045 μ m至0.06 μ m,并且第一绝缘层2位于浅沟渠122内壁的部位定义为一栅极介电层21，而第一绝缘层2的其余部位则定义为一第一披覆层22。而所述第一绝缘层2的材质可以是氧硅化合物或其他介电材质所构成。
[0068]随后，沉积形成一栅极导电层3于上述栅极介电层21所包围的空间内，且上述栅极导电层3经回蚀步骤(etch back)而使其显露于外的表面(也即，图3中的栅极导电层3顶面)低于基材I的第二表面121。其中，栅极介电层21与其所包覆的栅极导电层3定义为一沟渠式栅极结构G。再者，上述栅极导电层3显露于外的表面与基材I第二表面121之间的距离于本实施例中大致为0.Ιμπι至0.15 μ m，而栅极导电层3的材质可以是掺杂多晶娃(doped poly-silicon),但不受限于此。
[0069]步骤S130:如图4所示，蚀刻形成数个深沟渠123、123’于第一披覆层22以及半导体层12，且上述深沟渠123、123’分别位于浅沟渠122的相反两侧(也即，图4中的浅沟渠122左侧与右侧)，进一步地说，邻近于浅沟渠122的两深沟渠123、123’其中的一个深沟渠123完全位于晶胞区A内的半导体层12，而其中另一深沟渠123’则部分(如图4中的深沟渠123’左半部位)位于晶胞区A内的半导体层12。其中，上述每一深沟渠123、123’的深度(也即，每一深沟渠123、123’底壁与第二表面121间的距离)大于浅沟渠122的深度，而于本实施例中，每一深沟渠123、123’的深度大致为1.5μπι以上且未满2.5 μ m。
[0070]补充说明一点，上述深沟渠123、123’是以剖面图角度来针对半导体层12内的不同部位深沟渠123、123’进行说明，若以整体来看，这些深沟渠123、123’可能是相连通的构造或是相互分离的构造，但此不加以限制。
[0071]步骤S140:如图5所不,形成一第二绝缘层4于上述第一披覆层22表面、每一深沟渠123、123’的内壁(也即，每一深沟渠123、123’底壁与侧壁)、与门极导电层3显露于外的表面。其中，所述第二绝缘层4位于每一深沟渠123、123’内壁的部位定义为一源极介电层41，而上述第二绝缘层4的其余部位则定义为一第二披覆层42。
[0072]再者，上述第二绝缘层4的厚度大于第一绝缘层2的厚度，而上述源极介电层41于本实施例中的厚度大致为0.08 μ m至0.2 μ m。于所述每一源极介电层41中，设置于深沟渠123、123’底壁的部位厚度大于设置于深沟渠123侧壁的部位厚度。进一步地说，所述第二绝缘层4是使用低温氧化沉积(low temperature oxide deposit1n,LTO deposit1n),直至其沉积厚度约为0.08 μ m至0.2 μ m。并且所述第二绝缘层4的介电系数大致等于第一绝缘层2的介电系数。
[0073]随后，分别沉积形成数个源极导电层5于上述源极介电层41所包围的空间内，且上述源极导电层5经回蚀步骤而使其显露于外的表面(也即，图5中的源极导电层5顶面)低于基材I的第二表面121。其中，源极介电层41与其所包覆的源极导电层5定义为一沟渠式源极结构S。再者，上述源极导电层5显露于外的表面与基材I第二表面121之间的距离于本实施例中大致为0.Ιμπι至0.15μπι，而所述源极导电层5的材质可以是掺杂多晶硅，但不受限于此。
[0074]随后，沉积绝缘材料以增厚第二披覆层42，并使所述源极导电层5埋置于增厚之后的第二披覆层42内。并且,使用化学一机械抛光(Chemical Mechanical Polishing, CMP)对增厚之后的第二披覆层42表面实施平面化。
[0075]步骤S150:如图6所示，于晶胞区A内的半导体层12实施一离子布植工艺，以形成有一基体掺杂区124。其中，上述基体掺杂区124是沿位于晶胞区A的第二表面121朝向内扩散形成，并且基体掺杂区124大致位于栅极介电层21周围以及晶胞区A内的源极介电层41周围。而基体掺杂区124的深度(也即，基体掺杂区124底部与第二表面121的距离)不超出栅极导电层3的深度(也即，栅极导电层3底部与第二表面121的距离)。更详细地说，位于栅极介电层21周围的基体掺杂区124部位，其抵接于栅极介电层21上半部区域及邻近于栅极介电层21的源极介电层41的上半部区域。
[0076]再者，所述基体掺杂区124的导电型态相异于上述基底11，也就是说，本实施例的基体掺杂区124为P型掺杂，而布植的离子种类以硼离子(B+)为例。另外，所述基体掺杂区124以外的半导体层12定义为一磊晶层127。
[0077]须说明的是，于本实施例中所述的离子布植工艺所使用的离子种类，其也可选用其他合适的离子。举例来说，布植的离子种类也可能是锌离子(Zn2+)、氟离子(F—)、氮离子(N_)、氧离子(02_)、碳离子(C4+)、氩离子(Ar+)、磷离子(P+)、砷离子(As+)、或锑离子(Sb2+)。
[0078]步骤S160:如图7所示，于所述晶胞区A内的基体掺杂区124以及通道终止区C内的半导体层12实施一离子布植工艺，以各形成一源极/漏极区(S/D)125、125’。针对晶胞区A内的源极/漏极区125来说，源极/漏极区125是沿基体掺杂区124的表面朝向内扩散形成，且源极/漏极区125抵接于栅极介电层21顶部的两侧，而源极/漏极区125相对于相邻的源极介电层41与磊晶层127通过基体掺杂区124而隔开。其中，本步骤S160的源极/漏极区125、125’所使用的布植离子种类为砷离子(As+)。
[0079]步骤S170:如图8所示，于上述晶胞区A实施蚀刻工艺，以移除部分第二绝缘层4、部分第一披覆层22、部分基体掺杂区124、及部分源极导电层5，进而形成两接触槽6。藉此，对应于接触槽6的基体掺杂区124、源极/漏极区125、源极导电层5能分别通过所述两接触槽6而显露于外。
[0080]更详细地说，于晶胞区A内，所述第二披覆层42表面大致对应于源极/漏极区
125、栅极介电层21、与栅极导电层3的部位，其相对两侧的部位即为本步骤S170的蚀刻区域。再者，所述接触槽6的深度低于上述栅极导电层3顶面(与源极导电层5顶面)所在的位置。也就是说，接触槽6的底壁与第二表面121间的距离大于栅极导电层3顶面与第二表面121间的距离，而于本实施例中，所述接触槽6的深度大致为0.25μπι至0.35 μ m。
[0081]随后，于所述两接触槽6的底壁实施一离子布植工艺，以形成两接触掺杂区126。其中，本步骤S170的接触掺杂区126所使用的布植离子种类为二氟化硼离子(BF2+)。
[0082]步骤S180:如图9所示,沉积形成一金属层7于上述接触槽6及第二披覆层42表面，且金属层7表面实施平面化。其中，所述金属层7容置于上述两接触槽6，而金属层7抵接于每一接触掺杂区126的部位各定义为一接触塞(contact)71。藉此，于晶胞区A内，所述基体掺杂区124、源极导电层5、及源极/漏极区125相较于其所抵接的接触塞71而言为等电位的设置。再者，所述金属层7于本实施例中为铝-硅-铜合金所形成的一体构造，但于实际应用时，不以此为限。
[0083]步骤S190:如图10所示,沉积形成一钝化层(passivat1n)8于上述金属层7上；随后，于钝化层8进行图案化蚀刻，以使晶胞区A内的部分金属层7能显露于外。其中，上述钝化层8于本实施例中是以氧化层(如:二氧化硅)为例，但不排除其他类似性质的构造(如:氮化层)。再者，于本实施例的晶胞区A内，栅极导电层3与源极导电层5正投影于金属层7表面的部位，其能显露于所述钝化层8之外。
[0084]实施以上所述的步骤SlOO至步骤S190后，即能完成如图10所示的沟渠式功率元件，但于实际应用时，各步骤不排除以合理的变化态样替代。举例来说，如图11所示，其为步骤S180的变化步骤S180’。具体来说，步骤S180’:分别沉积形成两接触塞71’于上述两接触槽6内，且使接触塞71’与第二披覆层42顶面大致齐平，而后再沉积形成一导电层72于接触塞71’与第二披覆层42上。
[0085]其中，所述接触塞71’的材质优选为钨(W)，而导电层72的材质优选为铝-硅-铜合金，并且上述接触塞71’与导电层72合称为所述金属层7。
[0086]另，如图12和图13所示，图12为步骤S170的变化步骤S170’’，图13为步骤S180’的变化步骤S180’ ’。具体来说，步骤S170’ 于上述晶胞区A与终端区B实施蚀刻工艺，以移除晶胞区A内的部分第二绝缘层4、部分第一披覆层22、部分基体掺杂区124、及部分源极导电层5，进而形成一接触槽6 ;并移除终端区B内的部分第二绝缘层4、部分第一披覆层
22、及部分源极导电层5，进而形成另一接触槽6’。
[0087]其中，上述两接触槽6、6’大致位于源极导电层5的相反两侧(如图12中的源极导电层5的左侧与右侧)。位于晶胞区A内的接触槽6使其所对应的基体掺杂区124、源极/漏极区125、源极导电层5能经其显露于外。而位于终端区B内的接触槽6’使位于终端区B内的源极导电层5能显露于外。
[0088]随后，于所述晶胞区A内的接触槽6的底壁实施一离子布植工艺，以形成一接触掺杂区126。其中，本步骤S170’’的接触掺杂区126所使用的布植离子种类为硼离子(B+)。
[0089]步骤S180’’:沉积形成一接触塞71’于上述位于晶胞区A的接触槽6内，且使接触塞71’与第二披覆层42顶面大致齐平，而后再沉积形成一导电层72于接触塞71’、第二披覆层42、及位于终端区B的接触槽6上。藉此，使沟渠式功率元件的终端区B具有沟渠式MOS萧特基(trench MOS barrier Schottky, TMBS)构造,藉以达到提升切换速率的效果。
[0090]以上为沟渠式功率元件的制造方法的相关步骤说明，须强调的是，上述各步骤是以剖面图角度来进行描述，在符合上述各步骤的前提下，不排除以各种设计布局实施本发明的可能。换言之，若以俯视来看，本实施例的沟渠式功率元件可以有不同的设计布局型态。
[0091]接着，下述将针对图10所示的沟渠式功率元件作一结构技术特征的说明。其中，由于许多构造已在上述制造方法中提及，因此，以下说明的重心将摆在沟渠式功率元件对应于晶胞区A的部位。
[0092]所述沟渠式功率元件包含一基材1、一沟渠式栅极结构G、至少一沟渠式源极结构
S、及至少一接触塞71。其中，上述沟渠式栅极结构G与沟渠式源极结构S埋置于所述基材I中，而所述接触塞71部分(如:底部)埋置于基材I且抵接于上述沟渠式源极结构S。
[0093]所述基材I界定有一晶胞区A、一终端区B、及一通道终止区C。终端区B位于晶胞区A与通道终止区C之间。基材I包括一基底11及形成于基底11上的一半导体层12。其中，所述基底11下方用以连接一漏极导线(图略)，而位于晶胞区A内的半导体层12包含一磊晶层127、一基体掺杂区124、一源极/漏极区125、及两接触掺杂区126。
[0094]更详细地说，所述嘉晶层127位于基底11上，且嘉晶层127的导电型态与基底11的导电型态相同(如:N型掺杂)，而所述磊晶层127用以作为晶体管的漏极使用。所述基体掺杂区124抵接于磊晶层127，且基体掺杂区124位于晶胞区A内的半导体层12并位于远离基底11的部位，基体掺杂区124的导电型态(如:P型掺杂)相异于磊晶层127的导电型态(如:N型掺杂)。所述源极/漏极区125抵接于基体掺杂区124，并且源极/漏极区125位于晶胞区A内的半导体层12并位于远离基底11的部位。也即，源极/漏极区125与磊晶层127被基体掺杂区124所隔开。所述每一接触掺杂区126抵接于基体掺杂区124且部分位于基体掺杂区124外，并且接触掺杂区126大致位于源极/漏极区125正投影于基体掺杂区124的部位外侧。
[0095]所述沟渠式栅极结构G埋置于晶胞区A内的半导体层12，进一步地说，沟渠式栅极结构G穿过源极/漏极区125与基体掺杂区124并延伸埋设于磊晶层127。更详细地说，所述沟渠式栅极结构G具有一栅极介电层21与一栅极导电层3，上述栅极介电层21呈槽状且其外缘抵接于磊晶层127、基体掺杂区124、及源极/漏极区125，而栅极导电层3容置于栅极介电层21所包围的空间，且栅极导电层3的顶面低于半导体层12的远离基底11的表面(即第二表面121)。
[0096]再者，以图10最左侧的沟渠式源极结构S来看，该沟渠式源极结构S埋置于晶胞区A内的半导体层12且与沟渠式栅极结构G呈彼此间隔设置，进一步地说，沟渠式源极结构S穿过基体掺杂区124并延伸埋设于磊晶层127，且沟渠式源极结构S的远离基底11的部位(即沟渠式源极结构S顶面)抵接于接触掺杂区126。而沟渠式源极结构S埋设于磊晶层127的深度大于沟渠式栅极结构G埋设于磊晶层127的深度。
[0097]更详细地说，沟渠式源极结构S具有一源极介电层41与一源极导电层5，源极介电层41呈槽状且其外缘抵接于磊晶层127、基体掺杂区124、及位于基体掺杂区124外的接触掺杂区126部位。其中，源极介电层41的厚度大于栅极介电层21的厚度，且源极介电层41的介电系数大致等于栅极介电层21的介电系数。而源极导电层5容置于源极介电层41所包围的空间，且源极导电层5的顶面抵接于位在基体掺杂区124外的接触掺杂区126部位，并且源极导电层5的顶面低于栅极导电层3的顶面。
[0098]所述接触塞71的至少部分(如图10中的接触塞71底部)容置于源极/漏极区125与接触掺杂区126所包围的空间，且接触塞71抵接于源极/漏极区125以及接触掺杂区
126。藉此，使所述源极/漏极区125相对于接触塞71的电位等同于所述基体掺杂区124与沟渠式源极结构S各通过接触掺杂区126而相对于接触塞71的电位。
[0099]请参阅图14A和图14B所示,其为本实施例的沟渠式功率元件的模拟测试示意图。其中，折线A、B、C、D为不同嘉晶电阻率(EPI resistivity)的态样,进一步地说,折线A、
B、C、D的磊晶电阻率依序递减。请参阅图14A，在沟渠式源极结构S深度(即相当于深沟渠123、123’的深度)为1.8口111时，折线4、8、(:、0的崩溃电压大致为49?40伏特，若再对应于图14B，则可得知折线A、B、C、D的输入电容与反馈电容的比值(Ciss/Crss)大约为20?
25。藉此，通过客观的模拟测试，即可得知本实施例的沟渠式功率元件具有极佳的输入电容与反馈电容的比值。因此，当沟渠式功率元件的漏极有噪声时，本实施例通过提升沟渠式功率元件的输入电容与反馈电容的比值，藉以有效地降低噪声对栅极的影响。
[0100]此外，若以理论角度来看，由于沟渠式源极结构S的深度大于沟渠式栅极结构G的深度，且因沟渠式源极结构S较靠近漏极导线，藉以具有遮蔽的功能，进而利于降低反馈电容(Crss)。再者，通过沟渠式源极结构S的深度大于沟渠式栅极结构G的深度，以利于产生较大的电场，进而具有较大的崩溃电压，藉以改善漏极与源极间的电阻值(RDS)。
[0101][第二实施例]
[0102]请参阅图15，其为本发明的第二实施例，本实施例与第一实施例大致相同，两者相同处则不再复述，而两实施例的差异处主要在于本实施例的步骤S230与第一实施例的步骤130，具体如下所述。
[0103]步骤S230:如图15所示，其延续第一实施例的步骤S130。于所述深沟渠123、123’的底壁实施一离子布植工艺，以形成有数个底掺杂区128。其中，本步骤S230的底掺杂区128所使用的布植离子种类为砷离子(As+)。而后，接着实施第一实施例的步骤S140?190，即可得到如图16所示的构造。
[0104]而就晶胞区A内的相关结构技术特征来说，本实施例位于晶胞区A的底掺杂区128，其抵接于沟渠式源极结构S的远离接触塞71的部位(即沟渠式源极结构S底面)，且底掺杂区128的导电型态与磊晶层127的导电型态相同，于本实施例中，所述底掺杂区128为N型掺杂。藉此，通过底掺杂区128来达到阻止接合场效晶体管(J-FET)效应的产生。
[0105][第三实施例]
[0106]请参阅图17，其为本发明的第三实施例，本实施例与第一实施例大致相同，两者相同处则不再复述，而两实施例的差异处主要在于本实施例的步骤S310与第一实施例的步骤110，具体如下所述。
[0107]步骤S310:如图17所示，其延续第一实施例的步骤S110。于浅沟渠122的底壁沉积形成有一高密度等离子绝缘层9,尤指高密度等离子氧化层(High-density plasmaoxide layer, HDP oxide layer),并且上述高密度等离子绝缘层9厚度大致为0.15 μ m至
0.2ym0而后，接着实施第一实施例的步骤S120?190，即可得到如图18所示的构造。其中，高密度等离子绝缘层9的厚度大于栅极介电层21的厚度。
[0108]而就晶胞区A内的相关结构技术特征来说，本实施例的高密度等离子绝缘层9埋置于磊晶层127内，且高密度等离子绝缘层9位于晶胞区A并抵接于栅极介电层21的槽底部位。再者，上述沟渠式源极结构的埋设于磊晶层127的深度同样大于高密度等离子绝缘层9的位于磊晶层127的深度。藉此，通过高密度等离子绝缘层9以有效地降低栅极与漏极间的寄生电容(Cgd)效应。
[0109][本发明实施例的可能效果]
[0110]综上所述，本发明实施例的沟渠式功率元件及其制造方法，能通过沟渠式栅极结构与沟渠式源极结构并列且沟渠式源极结构的深度大于沟渠式栅极结构的深度，以及源极/漏极区相对于接触塞的电位等同于基体掺杂区与沟渠式源极结构各通过接触掺杂区而相对于接触塞的电位，进而使沟渠式功率元件具有较佳的使用效能(如:降低噪声对栅极的影响)。并且，本发明实施例所提出的沟渠式功率元件的构造相较于已知而言，更是利于生产者进行制造。
[0111]再者，本发明实施例通过所述两接触槽的形成位置不同(即分别位于上述晶胞区与终端区)，以使沟渠式功率元件的终端区能具有TMBS构造，进而达到提升切换速率的效果O
[0112]另外，本发明实施例也能通过沟渠式功率元件的深沟渠底壁掺杂形成有相同于磊晶层导电型态的底掺杂区，藉以阻止接合场效晶体管(J-FET)效应的产生。
[0113]又，本发明实施例也能通过于沟渠式功率元件的浅沟渠底壁沉积形成有高密度等离子绝缘层，藉以有效地降低栅极与漏极间的寄生电容(Cgd)效应。
[0114]以上所述仅为本发明的优选可行实施例，其并非用以局限本发明的权利要求范围，凡依本发明权利要求范围所做的均等变化与修饰，均应属本发明的涵盖范围。
【权利要求】
1.一种沟渠式功率元件，其特征在于，所述沟渠式功率元件包括: 一基材，所述基材界定有一晶胞区、一终端区、及一通道终止区，且所述终端区位于所述晶胞区与所述通道终止区之间，所述基材包括一基底及形成在所述基底上的一半导体层，其中，所述半导体层包含: 一磊晶层，位于所述基底上，且所述磊晶层的导电型态与所述基底的导电型态相同； 一基体掺杂区，所述基体掺杂区抵接于所述磊晶层，且所述基体掺杂区位于所述晶胞区内的所述半导体层并远离所述基底，所述基体掺杂区的导电型态不同于所述磊晶层的导电型态； 一源极/漏极区，所述源极/漏极区抵接于所述基体掺杂区，并且所述源极/漏极区位于所述晶胞区内的所述半导体层并远离所述基底；及 一接触掺杂区，所述接触掺杂区抵接于所述基体掺杂区且部分地位于所述基体掺杂区夕卜，所述接触掺杂区位于所述源极/漏极区正投影于所述基体掺杂区的部位外侧； 一沟渠式栅极结构，所述沟渠式栅极结构埋置于所述晶胞区内的所述半导体层，且所述沟渠式栅极结构穿过所述源极/漏极区与所述基体掺杂区并延伸埋设于所述磊晶层； 一沟渠式源极结构，所述沟渠式源极结构埋置于所述晶胞区内的所述半导体层且与所述沟渠式栅极结构呈彼此间隔设置，所述沟渠式源极结构穿过所述基体掺杂区并延伸埋设于所述磊晶层，且所述沟渠式源极结构的远离所述基底的部位抵接于所述接触掺杂区，而所述沟渠式源极结构埋设于所述磊晶层的深度大于所述沟渠式栅极结构埋设于所述磊晶层的深度；以及 一接触塞，所述接触塞至少部分地容置于所述源极/漏极区与所述接触掺杂区所包围的空间，且所述接触塞抵接于所述源极/漏极区以及所述接触掺杂区； 其中，所述源极/漏极区相对于所述接触塞的电位等同于所述基体掺杂区与所述沟渠式源极结构分别通过所述接触掺杂区而相对于所述接触塞的电位。
2.根据权利要求1所述的沟渠式功率元件，其特征在于，所述沟渠式栅极结构具有一栅极介电层与一栅极导电层，所述栅极介电层呈槽状且所述栅极介电层的外缘抵接于所述磊晶层、所述基体掺杂区、及所述源极/漏极区，而所述栅极导电层容置于所述栅极介电层所包围的空间，且所述栅极导电层的顶面低于所述半导体层的远离所述基底的表面。
3.根据权利要求2所述的沟渠式功率元件，其特征在于，所述沟渠式源极结构具有一源极介电层与一源极导电层，所述源极介电层呈槽状且所述源极介电层的外缘抵接于所述磊晶层、所述基体掺杂区、及所述接触掺杂区的位于所述基体掺杂区之外的部位，而所述源极导电层容置于所述源极介电层所包围的空间，且所述源极导电层的顶面抵接于所述接触掺杂区的位于所述基体掺杂区之外的部位并低于所述栅极导电层的顶面。
4.根据权利要求3所述的沟渠式功率元件，其特征在于，所述源极介电层的厚度大于所述栅极介电层的厚度，且所述源极介电层的介电系数等于所述栅极介电层的介电系数。
5.根据权利要求1至4中任一项所述的沟渠式功率元件，其特征在于，所述半导体层进一步包含有一底掺杂区，所述底掺杂区位于所述晶胞区且抵接于所述沟渠式源极结构的远离所述接触塞的部位，且所述底掺杂区的导电型态与所述磊晶层的导电型态相同。
6.根据权利要求2至4中任一项所述的沟渠式功率元件，其特征在于，所述沟渠式功率元件进一步包含一高密度等离子绝缘层，所述高密度等离子绝缘层埋置于所述磊晶层内，且所述高密度等离子绝缘层位于所述晶胞区并抵接于所述栅极介电层的槽底部位，所述高密度等离子绝缘层的厚度大于所述栅极介电层的厚度。
7.根据权利要求6所述的沟渠式功率元件，其特征在于，所述沟渠式源极结构埋设于所述磊晶层的深度大于所述高密度等离子绝缘层位于所述磊晶层的深度。
8.一种沟渠式功率元件的制造方法，其特征在于，所述制造方法包括以下步骤: 提供一基材，所述基材包括一基底及形成于所述基底上的一半导体层，且所述半导体层的导电型态与所述基底的导电型态相同； 在所述半导体层上形成一浅沟渠； 在所述基材的表面及所述浅沟渠的内壁形成一第一绝缘层，且所述第一绝缘层的抵接于所述浅沟渠内壁的部位定义为一栅极介电层，并在所述栅极介电层内沉积形成一栅极导电层； 在所述半导体层上蚀刻形成一深沟渠； 在所述第一绝缘层的表面与所述深沟渠的内壁形成一第二绝缘层，且所述第二绝缘层的抵接于所述深沟渠内壁的部位定义为一源极介电层，并在所述源极介电层内沉积形成一源极导电层且使所述源极导电层埋置于所述第二绝缘层中； 在所述半导体层上实施一离子布植工艺，以沿所述半导体层的表面朝向内扩散形成一基体掺杂区，且所述基体掺杂区的导电型态不同于所述基底的导电型态，并且所述基体掺杂区抵接于所述栅极介电层的一部分以及所述源极介电层的一部分； 在所述基体掺杂区的表面实施一离子布植工艺，以沿所述基体掺杂区的表面朝向内扩散形成一源极/漏极区，且所述源极/漏极区抵接于部分所述栅极介电层； 在所述半导体层上蚀刻形成一接触槽，使与所述接触槽对应的所述基体掺杂区、所述源极/漏极区、所述源极导电层、及所述源极介电层分别通过所述接触槽而显露于外； 在所述接触槽的底壁实施一离子布植工艺，以形成一接触掺杂区，且所述接触掺杂区抵接于所述基体掺杂区、所述源极导电层、及所述源极介电层；以及 在所述接触槽内沉积形成一接触塞，且所述接触塞抵接于所述接触掺杂区与所述源极/漏极区。
9.根据权利要求8所述的沟渠式功率元件的制造方法，其特征在于，在形成所述深沟渠的步骤后，接着在所述深沟渠的底壁实施一离子布植工艺，以形成一底掺杂区。
10.根据权利要求8所述的沟渠式功率元件的制造方法，其特征在于，在形成所述浅沟渠的步骤后，接着在所述浅沟渠的底壁沉积形成一高密度等离子绝缘层。
【文档编号】H01L21/28GK104241344SQ201310244133
【公开日】2014年12月24日 申请日期:2013年6月19日 优先权日:2013年6月7日
【发明者】李柏贤 申请人:大中积体电路股份有限公司