多芯片系统和半导体封装的制作方法
【专利摘要】一种多芯片系统可以包括多个芯片和被所述多个芯片共用的通道。所述多个芯片中的至少一个芯片包括传输电路，所述传输电路被配置为将信号传输给通道。传输电路的驱动能力基于所述多个芯片的数量来调整。
【专利说明】多芯片系统和半导体封装
[0001]相关申请的交叉引用
[0002]本申请要求于2012年11月22日提交的韩国专利申请N0.10-2012-0132958的优先权,其全部内容通过引用合并于此。
【技术领域】
[0003]本发明的示例性实施例涉及一种包括多芯片的系统和一种半导体封装，更具体而言，涉及对多芯片系统中的共用通道上的信号特性的改进。
【背景技术】
[0004]近来，在大多数电子系统中用作存储器件的半导体存储器的容量和速度有增加的趋势。已经作出各种尝试来在更小尺寸的存储器中安装更大存储容量的具有有效驱动能力的存储器。
[0005]为了提高存储器的集成度，已经采用了层叠多个存储器芯片的三维(3D)布局来取代传统的二维(2D)布局。存储器芯片的3D布局可以成为一种解决方案来满足日益增长的减小存储器尺寸同时通过更大容量来实现更高集成度的需求。
[0006]TSV (穿通娃通孔)方案作为3D布局技术之一，已被用作一种替代方案来克服3D布局中的各种问题，诸如由于模块上的电路之间的距离所造成的传输速度下降以及窄数据带宽。根据TSV方案，将路径限定为穿通多个层叠的存储器芯片，并且存储器芯片经由所述路径和形成在所述路径中的电极来相互通信。
[0007]图1是示出说明包括多芯片的现有封装的图。
[0008]参见图1，在所述封装中，多个芯片110至140层叠，并且利用穿通层叠的芯片110至140的TSV而形成公共通道101。所述多个芯片110至140分别包括传输电路TXl至TX4和接收电路RXl至RX4。传输电路TXl至TX4经由通道101将输出信号或数据驱动至接收电路RXl至RX4。例如，芯片110的接收电路RXl可以接收由芯片140的传输电路TX4驱动至通道101的信号，芯片140的接收电路RX4可以接收由芯片110的传输电路TXl驱动至通道101的信号。
[0009]多芯片封装中层叠的芯片数量可以根据存储器设计而改变。通道101的长度和负载(取决于多芯片封装中所层叠的芯片数量)会影响通道101上的信号特性。
【发明内容】
[0010]本发明的示例性实施例旨在提供一种多芯片系统或多芯片封装，所述多芯片系统或多芯片封装能够防止多个芯片所共用的通道上的信号特性由于多芯片封装或多芯片系统中的芯片数量而改变。
[0011]根据本发明的一个实施例，一种多芯片系统可以包括多个芯片以及被所述多个芯片共用的通道。这里，所述多个芯片中的至少一个芯片包括传输电路，所述传输电路被配置为将信号传输给所述通道，其中，所述传输电路的驱动能力基于所述多个芯片的数量来调難
iF.0
[0012]根据本发明的另一个实施例，一种多芯片封装可以包括层叠的多个芯片以及被所述多个芯片共用的通道，其中，所述多个芯片中的至少一个芯片包括传输电路，所述传输电路被配置为将信号传输给所述通道，其中，所述传输电路的驱动能力基于所述多个芯片的
数量来调整。
[0013]根据本发明的实施例，用于通道的芯片驱动能力根据多芯片系统中的共用通道的芯片的数量来调整，使得可以防止通道上的信号特性由于芯片的数量而改变。
【专利附图】
【附图说明】
[0014]图1是说明包括多芯片的现有封装的图。
[0015]图2是说明根据本发明的一个实施例的多芯片封装的配置图。
[0016]图3是根据第一实施例的图2所示的详细配置图。
[0017]图4是根据第二实施例的图2所示的详细配置图。
[0018]图5是根据第三实施例的图2所示的详细配置图。
[0019]图6是说明根据本发明的一个实施例的图2至图5所示的传输电路的电路图。
[0020]图7是根据本发明的一个实施例的多芯片电路板的配置图。
【具体实施方式】
[0021]下面将参照附图更详细地描述本发明的示例性实施例。然而，本发明可以用不同的方式实施，而不应解释为局限于本文所列的实施例。确切地说，提供这些实施例使得本说明书充分与完整，并向本领域技术人员充分地传达本发明的范围。在说明书中，相同的附图标记在本发明的不同附图和实施例中表示相似的部分。还要注意的是，在本说明书中，“连接/耦接”指一个部件不仅直接与另一个部件耦接，而且还指经由中间部件间接地与其它部件耦接。此外，只要不在句中特意提及，则单数形式可以包括多数形式。
[0022]图2说明根据本发明的一个实施例的多芯片封装的配置图。
[0023]参见图2，多芯片封装200包括多个芯片210至240以及一个或更多个通道201至203。
[0024]所述多个芯片210至240层叠在封装200中。所述多个芯片210至240可以是同种的或不同种的。例如，所述多个芯片210至240中的一个、一部分或全部可以是存储器芯片或存储器控制器。芯片210可以作为与封装200外部的接口，而其它的芯片220至240可以是存储器芯片。所述多个芯片210至240可以不与存储器相关联。不管芯片的种类如何，本发明涵盖共用通道201至203的芯片210至240。在层叠的芯片210至240中，最上层的芯片210可以是主芯片并且可以作为其它芯片210至240与封装200外部之间的接口，其它的芯片220至240起从芯片的作用。
[0025]通道201至203允许芯片210至240利用分别设置在芯片210至240中的传输电路TX1_1至ΤΧ4_3和接收电路RX1_1至RX4_3来相互交换信号。通道201至203可以通过TSV形成。通道的数量可以根据存储器设计而改变。针对通道201至203，一些芯片可以包括传输电路或接收电路之一。
[0026]层叠在封装200中的芯片210至240的数量的增加导致通道201至203的长度的增加，以及导致与通道201至203相连接的传输电路TX1_1至ΤΧ4_3和接收电路RX1_1至RX4_3的数量的增加，因此导致通道201至203的负载的增加。即，通道201至203的负载取决于封装200中的芯片210至240的数量。通道201至203的负载的增加使得信号在通道201至203上从高到低或从低到高的转换困难，这可能会引起高速信号传输的扰乱。
[0027]在图2的实施例中，传输电路TX1_1至ΤΧ4_3的驱动能力根据共用通道201至203的芯片210至240的数量来调整。当芯片210至240的数量增加时，传输电路ΤΧ1_1至ΤΧ4_3的驱动能力增加，使得尽管存在通道的高负载也可以在没有失真的情况下经由通道来传送信号。当芯片210至240的数量变得更小时，传输电路ΤΧ1_1至ΤΧ4_3的驱动能力被调整，可以节省多芯片封装的功率。
[0028]图3示出根据第一实施例的图2的详细配置图。在第一实施例中，与封装200中的芯片210至240的数量有关的信息储存在芯片210至240中的一个中。
[0029]参见图3，芯片210包括芯片数量储存单元310。芯片数量储存单元310可以以二进制码的形式储存芯片数量码CN〈0: 2>，所述芯片数量码CN〈0: 2>指示封装200中的芯片数量。芯片数量储存单元310可以是非易失性存储器，诸如熔丝电路。芯片数量码CN〈0:2>经由用于传输芯片数量码CN〈0:2>的通道301而被传送到封装200中的其它芯片220至240。芯片210至240的传输电路TX1_1至ΤΧ4_3根据芯片数量码CN〈0:2>来调整它们自己的驱动能力。
[0030]芯片数量码的比特数可以根据存储器设计来改变。用于通道301的形成在封装200中的TSV的数量和用于传输芯片数量码〈0:2>的传输电路320的数量取决于芯片数量码CN〈0:2>的比特数。与传输电路TX1_1至ΤΧ4_3的驱动能力相似，传输电路320的驱动能力可以根据芯片数量码CN〈0: 2>来调整。
[0031]芯片数量储存单元310可以设置在封装200中的芯片220至240中的一个之中。作为另一个实施例，芯片210至240中的每个可以具有芯片数量储存单元310，并且可以根据储存在其自己的芯片数量储存单元310中的芯片数量码CN〈0:2>来调整其自己的传输电路TX1_1至ΤΧ4_3的驱动能力。
[0032]图4示出根据第二实施例的图2的详细配置图。在第二实施例中，与封装200中的芯片210至240的数量有关的信息储存在位于封装200外部的另一个芯片400中。为了便于说明，假设封装200中的芯片210至240是存储器芯片，而位于封装200外部的芯片400是存储器控制器。
[0033]参见图4，存储器控制器400中的控制器401被配置为将命令CMD和地址ADD传送给存储器封装200，并且与存储器封装200交换数据DATA。命令CMD可以包括激活、预充电、读取、写入、刷新命令等，地址ADD包括用于在存储器封装200中选择芯片210至240中的一个的信息(所述信息将跟随在来自存储器控制器400的命令CMD之后)，以及用于在选中的芯片中选择区域的信息。在读取操作中，读取数据DATA从存储器封装200传送至存储器控制器400，在写入操作中，写入数据DATA从存储器控制器400传送到存储器封装200。
[0034]在存储器封装200的芯片210至240之中，作为主芯片的最下层的芯片210用作存储器控制器400与其它芯片220至240之间的通信接口。
[0035]存储器控制器400中的芯片数量储存单元402储存芯片数量码CN〈0:2>，所述芯片数量码CN〈0:2>指示层叠在存储器封装200中的存储器芯片210至240的数量。存储器封装200中的存储器芯片210将来自存储器控制器400的芯片数量码CN〈0:2>传送到其它的芯片220至240。存储器芯片210至240的传输电路TX1_1至ΤΧ4_3根据芯片数量码CN〈0: 2>来调整其自己的驱动能力。
[0036]形成在封装200中的用于通道301的TSV的数量以及用于传输芯片数量码CN<0:2>的传输电路320的数量取决于芯片数量码CN〈0:2>的比特数。与传输电路TX1_1至ΤΧ4_3的驱动能力相似，传输电路320的驱动能力可以根据芯片数量码CN〈0:2>来调整。
[0037]图5说明根据本发明第三实施例的图2的详细配置图。在第三实施例中，通过芯片210至240来产生与芯片210至240的数量有关的信息。
[0038]参见图5，芯片210至240分别包括用于对芯片210至240的数量计数的操作单元510至540。操作单元510至540相互串联连接，操作单元510至540中的每个将从前一操作单元接收的码值〈0:2>增加1，并将所得的值传送给下一操作单元。在相互串联连接的操作单元510至540之中，第一级的操作单元510接收码值“000”，所述码值“000”可以通过将第一级的操作单元510的输入接地来实现。在相互串联连接的操作单元510至540之中，从最后一级的操作单元540输出的码值是指示芯片210至240的总数量的芯片数量码CN〈0:2>。
[0039]操作单元510至540的操作将在以下描述。操作单元510将输入的码值“000”增加I，并将为“001”的码〈0:2>传送给操作单元520。操作单元520将输入的码值“001”增加1，并将为“010”的码〈0:2>传送给操作单元530。当重复此过程时，从最后一级的操作单元540输出的码是指示封装200中的芯片210至240的数量的码的芯片数量码CN〈0:2>。
[0040]在操作单元540中产生的芯片数量码CN〈0:2>被传送到芯片210至240中所有的传输电路TX1_1至TX4_3，以根据芯片数量码CN〈0:2>来调整它们自己的驱动能力。用于传输芯片数量码CN〈0: 2>的通道301可以包括与芯片数量码CN〈0: 2>的比特数大体一样多的TSV0传输电路320的数量也与芯片数量码CN〈0:2>的比特数大体相同。与传输电路TX1_1至ΤΧ4_3的驱动能力相似，传输电路320的驱动能力可以根据芯片数量码CN〈0:2>的码值来调整。
[0041 ] 图6示出根据本发明的实施例的图2至图5的传输电路TX1_1至ΤΧ4_3的电路图。图6示出传输电路ΤΧ1_1，所述传输电路ΤΧ1_1与其余的传输电路ΤΧ1_1至ΤΧ4_3大体相同。
[0042]参见图6，传输电路ΤΧ1_1包括激活控制单元610和驱动器Dl至D3。
[0043]激活控制单元610被配置为接收芯片数量码CN〈0:2>并且根据芯片数量码CN<0:2>来激活多个激活信号ENl和EN2。例如，如果封装200包括一个或两个芯片，则激活控制单元610将所有的激活信号ENl和EN2都去激活，如果封装200包括三至五个芯片，则激活控制单元610将激活信号ENl激活并且将激活信号EN2去激活，如果封装200包括五个或更多个芯片，则激活控制单元610将所有的激活信号ENl和EN2都激活。激活信号的数量可以根据存储器设计来改变。
[0044]驱动器Dl至D3被配置为根据激活信号ENl和EN2的激活而将输出信号OUT驱动至通道201。无论激活信号ENl和EN2的电平如何，驱动器Dl都将输出信号OUT驱动至通道201。驱动器D2在激活信号ENl的激活之下将输出信号OUT驱动至通道201。驱动器D3在激活信号EN2的激活之下将输出信号OUT驱动至通道201。驱动器的数量取决于激活信号的数量。
[0045]由于随着芯片210至240的数量增加，激活控制单元610激活更多数量的激活信号ENl和EN2，并且随着更多数量的激活信号ENl和EN2被激活，驱动器Dl至D3将更多的输出信号OUT驱动至通道201，因此传输电路TX1_1至ΤΧ4_3的驱动能力可以根据芯片210至240的数量来调整。
[0046]可以设计一个激活控制单元被多个传输电路共用。例如，一个芯片210中的传输电路ΤΧ1_1至ΤΧ1_3能够共用一个激活控制单元610。
[0047]图7说明根据本发明的实施例的多芯片电路板的配置图。
[0048]参见图7，多芯片电路板包括电路板700、电路板700上的多个芯片710至740、以及形成在电路板700上的通道701。
[0049]所述多个芯片710至740的传输电路TXl至ΤΧ4和接收电路RXl至RX4经由通道701相互交换信号。通道701可以是形成在电路板700上的互连。随着共用通道701的芯片710至740的数量增加，通道701的长度和负载增加。因此，用于通道701的传输电路TXl至ΤΧ4的驱动能力可以根据共用通道701的芯片710至740的数量来调整。
[0050]与图3所示的实施例相似，共用通道701的芯片710至740的数量可以被储存在芯片710至740中的一个(例如，710)之中并且被传送至其它的芯片(720至740)，或者与图4的实施例相似，可以被储存在芯片710至740外部的另一芯片(未示出)中并且传送至芯片。另外，与图5所示的实施例相似，芯片710至740中可以包括操作单元，并且芯片710至740可以通过其自己来计算芯片710至740的数量。
[0051]根据上述实施例，本发明可以应用于在封装中共用通道的芯片之中，或应用于在电路板上共用通道的芯片之中。以此方式，本发明可以应用于包括共用通道的芯片的所有类型的多芯片系统。
[0052]虽然已经结合具体的实施例描述了本发明，但是本领域技术人员应当清楚的是，在不脱离所附权利要求所限定的本发明的主旨和范围的情况下，可以进行各种变化和修改。
[0053]通过以上实施例可以看出，本申请提供了以下的技术方案。
[0054]技术方案1.一种多芯片系统，包括:
[0055]多个芯片；以及
[0056]通道，所述多个芯片共用所述通道，
[0057]其中，所述多个芯片中的至少一个芯片包括传输电路，所述传输电路被配置为将信号传输给所述通道，
[0058]其中，所述传输电路的驱动能力基于所述多个芯片的数量来调整。
[0059]技术方案2.如技术方案I所述的多芯片系统，其中，所述多个芯片的数量的信息被储存在所述多个芯片的芯片中。
[0060]技术方案3.如技术方案I所述的多芯片系统，其中，所述多个芯片的数量的信息被储存在被配置为控制所述多芯片系统的控制芯片中，并被传送给所述多个芯片。
[0061]技术方案4.如技术方案I所述的多芯片系统，其中，所述传输电路的驱动能力随着所述多个芯片的数量的增加而增加，并且随着所述多个芯片的数量的减小而减小。
[0062]技术方案5.如技术方案I所述的多芯片系统，其中，所述多个芯片中的每个包括:
[0063]操作单元，所述操作单元被配置为对所述芯片的数量计数，
[0064]其中，设置在所述芯片中的所述操作单元相互串联连接。
[0065]技术方案6.如技术方案5所述的多芯片系统，其中，在相互串联连接的所述操作单元之中，第一级的操作单元被配置为接收初始值，其它的操作单元被配置为接收前一级的操作单元的输出值，并且所述操作单元被配置为输出将输入的值增加I所获得的值。
[0066]技术方案7.如技术方案6所述的多芯片系统，其中，在相互串联连接的所述操作单元之中，最后一级的操作单元的输出值是芯片的数量。
[0067]技术方案8.—种多芯片封装,包括:
[0068]层叠的多个芯片；以及
[0069]通道，所述多个芯片共用所述通道，
[0070]其中，所述多个芯片中的至少一个芯片包括传输电路，所述传输电路被配置为将信号传输给所述通道，
[0071]其中，所述传输电路的驱动能力基于所述多个芯片的数量来调整。
[0072]技术方案9.如技术方案8所述的多芯片封装，其中，所述多个芯片的数量的信息被储存在所述多个芯片的芯片中。
[0073]技术方案10.如技术方案8所述的多芯片封装，其中，所述多个芯片是存储器芯片，所述多个芯片的数量储存在存储器控制器芯片中，并且与所述多个芯片的数量有关的信息储存在所述存储器控制器芯片中并且传送给所述多个芯片。
[0074]技术方案11.如技术方案8所述的多芯片封装，其中，所述传输电路的驱动能力随着所述多个芯片的数量的增加而增加，并且随着所述多个芯片的数量的减小而减小。
[0075]技术方案12.如技术方案8所述的多芯片封装，其中，所述多个芯片中的每个包括:
[0076]操作单元，所述操作单元被配置为对所述芯片的数量计数，
[0077]其中，设置在所述芯片中的所述操作单元相互串联连接。
[0078]技术方案13.如技术方案12所述的多芯片封装，其中，在相互串联连接的所述操作单元之中，第一级的操作单元被配置为接收初始值，其它的操作单元被配置为接收前一级的操作单元的输出值，并且所述操作单元被配置为输出将输入的值增加I所获得的值。
[0079]技术方案14.如技术方案13所述的多芯片封装，其中，在相互串联连接的所述操作单元之中，最后一级的操作单元的输出值是芯片的数量，并且被传送给所述多个芯片中的每个。
[0080]技术方案15.如技术方案8所述的多芯片封装,其中,所述传输电路包括:
[0081]多个驱动器，
[0082]其中，在所述多个驱动器之中，要被激活的驱动器的数量基于所述多个芯片的数
量来确定。
【权利要求】
1.一种多芯片系统,包括: 多个芯片；以及 通道，所述多个芯片共用所述通道， 其中，所述多个芯片中的至少一个芯片包括传输电路，所述传输电路被配置为将信号传输给所述通道， 其中，所述传输电路的驱动能力基于所述多个芯片的数量来调整。
2.如权利要求1所述的多芯片系统，其中，所述多个芯片的数量的信息被储存在所述多个芯片的芯片中。
3.如权利要求1所述的多芯片系统，其中，所述多个芯片的数量的信息被储存在被配置为控制所述多芯片系统的控制芯片中，并被传送给所述多个芯片。
4.如权利要求1所述的多芯片系统，其中，所述传输电路的驱动能力随着所述多个芯片的数量的增加而增加，并且随着所述多个芯片的数量的减小而减小。
5.如权利要求1所述的多芯片系统，其中，所述多个芯片中的每个包括: 操作单元，所述操作单元被配置为对所述芯片的数量计数， 其中，设置在所述芯片中的所述操作单元相互串联连接。
6.如权利要求5所述的多芯片系统，其中，在相互串联连接的所述操作单元之中，第一级的操作单元被配置为接收初始值，其它的操作单元被配置为接收前一级的操作单元的输出值，并且所述操作单元被配置为输出将输入的值增加I所获得的值。
7.如权利要求6所述的多芯片系统，其中，在相互串联连接的所述操作单元之中，最后一级的操作单元的输出值是芯片的数量。
8.—种多芯片封装，包括: 层叠的多个芯片；以及 通道，所述多个芯片共用所述通道， 其中，所述多个芯片中的至少一个芯片包括传输电路，所述传输电路被配置为将信号传输给所述通道， 其中，所述传输电路的驱动能力基于所述多个芯片的数量来调整。
9.如权利要求8所述的多芯片封装，其中，所述多个芯片的数量的信息被储存在所述多个芯片的芯片中。
10.如权利要求8所述的多芯片封装，其中，所述多个芯片是存储器芯片，所述多个芯片的数量储存在存储器控制器芯片中，并且与所述多个芯片的数量有关的信息储存在所述存储器控制器芯片中并且传送给所述多个芯片。
【文档编号】H01L25/065GK103838684SQ201310283606
【公开日】2014年6月4日 申请日期:2013年7月8日 优先权日:2012年11月22日
【发明者】郑椿锡 申请人:爱思开海力士有限公司