具有应变缓冲层的mos器件及其形成方法

具有应变缓冲层的mos器件及其形成方法
【专利摘要】本发明公开了一种具有应变缓冲层的MOS器件及其形成方法，该期间包括：衬底；隔离区，延伸至衬底内；以及半导体鳍，高于隔离区的顶面。半导体鳍具有第一晶格常数。半导体区包括：侧壁部分，位于半导体鳍的相对两侧；以及顶部，位于半导体鳍的上方。半导体区具有不同于第一晶格常数的第二晶格常数。应变缓冲层位于半导体鳍和半导体区之间并且与其接触。应变缓冲层包括氧化物。
【专利说明】具有应变缓冲层的MOS器件及其形成方法

【技术领域】
[0001] 本发明总的来说涉及半导体器件，更具体地，涉及具有应变缓冲层的M0S器件及 其形成方法。

【背景技术】
[0002] 在过去的几十年里，半导体器件(例如，金属氧化物半导体（M0S)器件）的尺寸以及 固有部件的减小已使得集成电路的速度、性能、集成度以及单位功能成本持续提高。
[0003] 为了提高M0S器件的性能，可在M0S晶体管的沟道区中引入应力来提高载流子迁 移率。通常，期望在N型金属氧化物半导体（NM0S)器件的沟道区内的源极至漏极方向上引 入张应力，并且在P型金属氧化物半导体（PM0S)器件的沟道区内的源极至漏极方向上引入 压应力。
[0004] 在用于在M0S器件的沟道区内生成应力的常规方法中，通过外延，第一半导体材 料生长在第二半导体材料上。第一和第二半导体材料具有不同的晶格常数。因此，在第一和 第二半导体材料内都生成应力。在第一半导体材料上方形成栅极堆叠件以形成M0S器件。 第一半导体材料形成M0S器件的沟道，其中沟道区的载流子迁移率得到提高。然而，由于晶 格失配，在第一和第二半导体材料之间的界面处也出现缺陷，其中缺陷可包括例如晶格错 配缺陷。这可能引起大漏电流。


【发明内容】

[0005] 根据本发明的一个方面，提供了一种器件，包括：衬底；隔离区，延伸至衬底内；半 导体鳍，高于隔离区的顶面，半导体鳍具有第一晶格常数；半导体区，具有不同于第一晶格 常数的第二晶格常数，半导体区包括位于半导体鳍的相对两侧的侧壁部分和位于半导体鳍 的上方的顶部；以及应变缓冲层，位于半导体鳍和半导体区之间并且与半导体鳍和半导体 区接触，应变缓冲层包括氧化物。
[0006] 优选地，应变缓冲层包括将半导体区的侧壁部分与半导体鳍的侧壁隔开的部分。
[0007] 优选地，应变缓冲层将半导体区的侧壁部分与半导体鳍的侧壁完全隔开。
[0008] 优选地，应变缓冲层包括位于半导体鳍的相对两侧的侧壁部分以及位于半导体鳍 上方的顶部，应变缓冲层将半导体区与半导体鳍完全隔开。
[0009] 优选地，第一晶格常数大于第二晶格常数。
[0010] 优选地，第一晶格常数小于第二晶格常数。
[0011] 优选地，半导体区形成鳍式场效应晶体管（FinFET)的沟道区，FinFET还包括：栅 极电介质，包括位于半导体区相对两侧的侧壁部分以及位于半导体区上方的顶部；以及栅 电极，位于栅极电介质的上方。
[0012] 根据本发明的另一方面，提供了一种器件，包括：第一半导体区，第一半导体区具 有第一晶格常数；第二半导体区，位于第一半导体区的上方，第二半导体区具有不同于第一 晶格常数的第二晶格常数；应变缓冲层，位于第一半导体区和第二半导体区之间并且与第 一半导体区和第二半导体区接触，应变缓冲层包括第一半导体区的氧化物和第二半导体区 的氧化物；栅极电介质，位于第二半导体区上方；以及栅电极，位于栅极电介质上方。
[0013] 优选地，第一半导体区和第二半导体区都包括选自基本上包含硅、锗以及它们的 组合的组中的材料。
[0014] 优选地，应变缓冲层将第一半导体区与第二半导体区完全隔开。
[0015] 优选地，在与栅极电介质重叠的区域内，第一半导体区与第二半导体区接触，并且 应变缓冲层包括位于区域的相对两侧的部分。
[0016] 优选地，应变缓冲层、栅极电介质以及栅电极形成鳍式场效应晶体管（FinFET)，其 中应变缓冲层形成FinFET的沟道。
[0017] 优选地，应变缓冲层和第二半导体区在第一半导体区的相对两侧延伸并且与第一 半导体区平齐。
[0018] 优选地，应变缓冲层、栅极电介质以及栅电极形成平面晶体管。
[0019] 根据本发明的又一方面，提供了一种方法，包括：执行外延以在第二半导体区上生 长第一半导体区，其中，第一半导体区的第一晶格常数与第二半导体区的第二晶格常数不 同；以及执行氧化工艺以在第一半导体区和第二半导体区之间的界面区内形成氧化物，在 氧化工艺中，使第一半导体和第二半导体位于第一半导体区和第二半导体区之间的界面区 内的部分氧化以形成氧化物区，其中，保留了第一半导体区的一部分并且保留的部分通过 氧化物区与第二半导体区隔开。
[0020] 优选地，该方法还包括：在第一半导体区的剩余部分的上方形成栅极电介质；以 及在栅极电介质的上方形成栅电极。
[0021] 优选地，在氧化工艺后，氧化物区将第一半导体区与第二半导体区完全隔开。
[0022] 优选地，在氧化工艺后，氧化物区将第一半导体区与第二半导体区部分隔开。
[0023] 优选地，氧化工艺包括在含氧环境中对第一半导体区和第二半导体区进行退火。 [0024] 优选地，氧化工艺包括将第一半导体区和第二半导体区暴露于含氧等离子体。

【专利附图】

【附图说明】
[0025] 为了更加完整地理解实施例及其优点，现在结合附图作为参考来进行以下描述， 其中：
[0026] 图1至图10B是根据一些示例性实施例的形成半导体鳍和鳍式场效应晶体管 (FinFET)的中间阶段的截面图；以及
[0027] 图11示出了根据可选实施例的平面晶体管的截面图。

【具体实施方式】
[0028] 下面详细讨论本发明实施例的制造和使用。然而，应该理解，本实施例提供了许多 可以在各种具体环境中具体化的可应用发明概念。所讨论的具体实施例是说明性的，而没 有限制本发明的范围。
[0029] 根据各个示例性实施例，提供了金属氧化物半导体(M0S)器件(诸如鳍式场效应晶 体管（FinFET))及其形成方法。示出了根据一些实施例的形成FinFET的中间阶段。讨论 了实施例的变型。在各个视图和说明性实施例中，类似的参考数字用于表示类似的元件。
[0030] 参照图1，提供了作为半导体晶圆100的一部分的半导体衬底20。在一些实施例 中，半导体衬底20包括晶体硅。诸如碳、锗、镓、硼、砷、氮、铟、磷等的其他常用材料也可包 括在半导体衬底20内。半导体衬底20可以是块状衬底或绝缘体上半导体（SOI)衬底。在 一些示例性实施例中，半导体衬底20包括SihGe z，其中z值为SiGe中锗的原子百分比，并 且可以为0至1范围中的任意值，包括0和1。当z值为0时，半导体衬底20是晶体硅衬 底。当z值为1时，半导体衬底20是晶体锗衬底。
[0031] 在半导体衬底20上形成焊盘层22和掩模层24。焊盘层22可以是例如采用热氧 化工艺而形成的包括氧化硅的薄膜。焊盘层22可用作半导体衬底20和掩模层24之间的 粘合层。焊盘层22也可用作蚀刻掩模层24的蚀刻停止层。在一些实施例中，例如采用低 压化学汽相沉积（LPCVD)，由氮化硅形成掩模层24。在其他实施例中，采用硅的热氮化、等 离子体增强化学汽相沉积（PECVD)等来形成掩模层24。在后续的光刻工艺期间，将掩模层 24用作硬掩模。在掩模层24上形成光刻胶26,然后对其进行图案化。
[0032] 参照图2,通过光刻胶26来蚀刻掩模层24和焊盘层22,露出下面的半导体衬底 20。然后，蚀刻露出的半导体衬底20,形成沟槽28。半导体衬底20在相邻沟槽28之间的 部分形成半导体条30。沟槽28可包括相互平行的条(从晶圆100的俯视图方向观察)。在 对半导体衬底20进行蚀刻后，移除光刻胶26 (图1)。接下来，可进行清洗步骤以移除半导 体衬底20的原生氧化层（native oxide)。例如，可采用稀释的氢氟（HF)酸来进行清洗。
[0033] 接下来，如图3所示，用介电材料来填充沟槽28以形成浅沟槽隔离（STI)区32。 根据一些实施例，形成STI区32包括形成衬垫氧化物（liner oxide) 34,然后用介电材料 36填充沟槽28的剩余部分，其中，衬垫氧化物34和介电材料36组合形成STI区32。衬垫 氧化物34可以是其水平部分和垂直部分具有彼此相近厚度的共形层。例如，衬垫氧化物34 可以是厚度在约1 〇A至约40A之间的热氧化物层(诸如二氧化硅)。在一些实施例中，采用 现场水汽生成（ISSG)，用水蒸气或氢气（H2)和氧气（0 2)的组合气体使半导体条30氧化来 形成衬垫氧化物34,其中ISSG氧化可在升高的温度下进行。例如，可采用选自旋涂、易流动 化学汽相沉积（FCVD)等的方法来形成介电区36。介电区36可包括高流动性材料。
[0034] 然后，可对晶圆100进行退火步骤。作为退火的结果，介电材料36被固化。在一 些实施例中，取决于在退火步骤之前介电区36所包括的材料，并且还取决于退火步骤的工 艺条件，在退火后，介电区36主要包括硅原子和氧原子。
[0035] 如图3所示，然后进行诸如化学机械抛光（CMP)的平坦化，从而形成STI区32。STI 区32包括衬垫氧化物34和介电层36的剩余部分。将掩模层24用作CMP停止层，因此掩 模层24的顶面与介电区36的顶面基本平齐。
[0036] 图4示出了移除掩模层24和焊盘氧化物层22。如果掩模层24由氮化硅形成， 则可采用热成?0 4通过湿法工艺将其移除。可采用稀释的HF来移除焊盘氧化物层22。接 下来，如图5所示，使半导体条30凹进去，在相邻的STI区32之间形成凹槽40。在一些实 施例中，凹槽40的底部高于STI区32的底面。在可选实施例中，凹槽40的底部与STI区 32的底面基本平齐或者比其低。在一些示例性实施例中，例如，将ΝΗ 40Η、四甲基氢氧化铵 (TMAH)、氢氧化钾（Κ0Η)溶液等用作蚀刻剂，通过诸如湿蚀刻的各向同性蚀刻来进行蚀刻。 在一些示例性实施例中，通过包括但不限于电感耦合等离子体（ICP)、变压器耦合等离子体 (TCP )、电子回旋共振（ECR)、反应离子蚀刻（RIE )等的干蚀刻方法来进行蚀刻。例如，工艺 气体包括含氟气体(诸如CF4)、含氯气体(诸如Cl2)、HBr等。
[0037] 参照图6,通过外延在凹槽40 (图5)内生长半导体区42,并且所得到的半导体区 42是晶体区。半导体区42的晶格常数（以及组成）可与衬底20的晶格常数（以及组成）不 同。在一些实施例中，半导体区42包括表示为SihGe x的硅锗，其中X值是半导体区42中 锗的原子百分比，在示例性实施例中，该原子百分比可以在约〇 (〇%)至1 (100%)之间。半 导体区42还可包括纯锗（X等于1)或基本纯锗(例如，X大于约0. 9)。半导体区42还可包 括纯硅（X等于0)或基本纯硅(例如，X小于约0. 1)。然而，在这些实施例中，可跳过图5和 图6中的步骤，并且半导体区42是原始衬底10的一部分。半导体区42可以是松弛半导体 区（relaxed semiconductor region),并且至少半导体区42的顶部是松弛的，基本没有受 到内部应力。例如，这可以通过使半导体区42的厚度T1足够大来实现。因为在具有足够 大的厚度T1的情况下，半导体区42上部中的应力越来越小于下部中的应力，所以半导体区 42的顶部是松弛的。在一些示例性实施例中，厚度T1大于约30nm。
[0038] 半导体区42可生长至比STI区32的顶面高的平面。然后，进行CMP以使STI区 32和半导体区42的顶面平齐。图6示出了所得到的结构。在可选实施例中，当半导体区 42的顶面与STI区32的顶面平齐或比其低时，半导体区42的生长停止。在这些实施例中， 可进行CMP，或者可将其跳过。
[0039] 参照图7,例如通过蚀刻步骤，其中稀释的HF、SiCoNi (包括HF和NH3)等可用作蚀 亥|J剂，使STI区32凹进。剩余STI区32的顶面32A可高于半导体区42和半导体条30之 间的界面33。在下文中，半导体区42高于顶面32A的部分称为半导体鳍44。
[0040] 图8示出了半导体区46的形成，其外延生长在半导体鳍44的露出顶面和侧壁上。 因此，半导体区46是晶体半导体区。半导体区46可以是基本共形层，其中半导体鳍44顶 面上的部分的厚度T2A与半导体鳍44侧壁上的部分的厚度T2B相近。在一些实施例中，每 一个厚度T2A和T2B都在约lnm至约30nm之间。
[0041] 在一些实施例中，半导体区46包括SihGey，其中y值是半导体区46中硅的原子 百分比。y值可以是〇至1中的任意值，包括〇和1。y值可以等于1，这意味着半导体区46 是不含硅的纯锗区。y值也可等于〇,这意味着半导体区46是不含锗的纯硅区。
[0042] 根据一些实施例，半导体区42和46的材料彼此不同，并且半导体区42和46的晶 格常数彼此不同，因此在半导体区42和46中生成应力。由于晶格失配，在半导体区42和 46之间的界面48处以及附近区域(也称作界面区48)也有应力生成。X值和y值之间的差 也可大于约0. 3。根据各个实施例，X值可大于或小于y值。
[0043] 在鳍44上形成的FinFET是N型FinFET的一些实施例中，y值小于X值，使得在所 得到的N型FinFET的沟道中生成张应力。因此，半导体区46的晶格常数小于半导体鳍44 的晶格常数。例如，半导体区46可以是纯硅区、基本纯硅(例如，y〈0. 1)区或SiGe区，而半 导体鳍44可以是SiGe区、纯锗区或基本纯锗（x>0. 9)区。
[0044] 在鳍44上形成的FinFET是P型FinFET的可选实施例中，y值大于X值，使得在所 得到的P型FinFET的沟道中生成压应力。因此，半导体区46的晶格常数大于半导体鳍44 的晶格常数。例如，半导体鳍44可以是SiGe区、纯硅区或基本纯硅(例如，x〈0. 1)区，而半 导体区46可以是SiGe区、纯锗区或基本纯锗（y>0. 9)区。
[0045] 图9A示出了形成应变缓冲层50的氧化工艺。通过将晶圆100暴露于含氧的环境 中来进行氧化。在一些实施例中，该氧化包括将含氧气体(诸如〇2)用作工艺气体的等离子 体氧化。除了使用含氧气体而不是使用蚀刻剂气体，并且因此进行等离子体氧化而不是进 行蚀刻以外，可使用用于干蚀刻的生产工具来进行等离子体氧化。可用工具包括但不限于 用于电感耦合等离子体（ICP)的工具、用于变压器耦合等离子体（TCP)的工具、用于电子回 旋共振（ECR)的工具等。在示例性等离子体氧化工艺中，在用于等离子体氧化的腔室内，0 2 的压力在约5mTorr至约20mTorr之间，并且02的流量可在约50sccm至约400sccm之间。 RF功率可在约400瓦特至约800瓦特之间，并且DC偏压可在约0V至约60V之间。
[0046] 在可选实施例中，使用下游等离子体来进行等离子体氧化。在示例性等离子体氧 化工艺中，在用于下游等离子体的腔室内，02的压力在约500mTorr至约2000mTorr之间， 并且(?的流量在约1，OOOsccm至约4000sccm之间。工艺气体还可包括形成气体，其包括 氢气（H 2)和氮气（N2)，其中在形成气体中，H2的流量百分比在约2%至约10%之间。RF功率 可以在约1000瓦特至约3000瓦特之间，并且DC偏压可以约为0V。
[0047] 在又一些其他实施例中，采用高温退火来进行氧化工艺。根据一些实施例，高温退 火包括在含氧环境下(例如，含有〇 2)进行的峰值退火。退火温度可在约800°C至约1300°C 之间。退火时间可在约1秒至约10秒之间。
[0048] 根据可选实施例，高温退火包括将晶圆100浸入到含氧的环境(例如，含有02)中 的浸入式退火工艺（soak anneal process)。退火温度可在约80CTC至约120CTC之间。退 火时间可大于约30秒。
[0049] 在又一些可选实施例中，高温退火包括通过将晶圆100暴露于含氧环境中（例如， 含有〇 2)的炉内退火。退火温度可以在约450°C至约1200°C之间。退火时间可以约为一小 时以上。
[0050] 作为氧化的结果，在界面48 (图8)处生成应变缓冲层50,并且延伸至半导体区42 和46的附近部分。同时，半导体鳍44的内部和半导体区46的外部没有被氧化，并且在氧化 后保留。根据一些实施例，为了在半导体区42和46之间形成应变缓冲层50,而不是使半导 体区46的外部氧化并且在向内的方向上延伸氧化物区，调节氧化工艺条件和半导体区42 和46中的应变。据发现，高应变可有助于从界面48处而不是从半导体区46的外表面层处 开始氧化。因此，需要在界面48 (图8)处生成足够高的应变，其中区42和46之间的应力 差可大于约500MPa。此外，还可控制工艺条件，使得氧气可穿透界面48 (图8)来首先使界 面区48氧化。最优工艺条件与包括应变级、半导体区42和46的组成以及氧化方法的各种 因素有关。可通过实验发现最优的工艺条件。
[0051] 图9A示出了示例性的所得到的结构。在一些实施例中，应变缓冲层50沿着界面 48 (图8)延伸，并且形成在半导体鳍44的顶面和相对两侧上。应变缓冲层50可使半导体 鳍44与上覆半导体区46完全电隔开和物理隔开。在一些实施例中，应变缓冲层50包括氧 化硅、氧化锗或它们的组合。作为氧化的结果，凹口 52可形成为延伸至半导体鳍44内，其中 凹口 52与STI区32的顶面32A基本平齐。应变缓冲区50沿着界面48延伸要比朝着鳍44 的中心延伸要远得多。例如，假设应变缓冲层50的侧壁部分具有长度La，并且应变缓冲层 的顶部具有长度Lb，然后值（2La+Lb)大于凹口 52的深度Lc。应变缓冲层50的厚度T3可 在约lnm至约30nm之间。在一些实施例中，半导体区46的剩余部分的厚度T4可在约lnm 至约30nm之间。
[0052] 图9B和图9C示出了通过应变缓冲区50将半导体区42和46彼此部分隔开的可 选实施例。图9B示出了根据可选实施例的晶圆100的截面图。在这些实施例中，应变缓冲 层50从半导体区46与STI区32的顶面32A的接触处延伸，并且向上延伸。因此，应变缓 冲区50沿着界面48生成，并且形成在相应半导体鳍44的底部的相对两侧上。在半导体鳍 44的上方没有形成应变缓冲层50,并且在半导体鳍44的顶部的相对两侧没有形成应变缓 冲层50。在一些实施例中，应变缓冲层50的每一个侧壁部分的长度La都大于半导体鳍44 的高度H1的约25%、约50%或约75%。
[0053] 图9C示出了根据又一些可选实施例的晶圆100的截面图。在这些实施例中，应变 缓冲层50形成在半导体鳍44的相对两侧，并且将半导体鳍44的全部侧壁面与半导体区46 的侧壁部分隔开。应变缓冲层部分50B也在部分半导体鳍44上方延伸并且与其重叠。然 而，通过未氧化的界面区48将同一半导体鳍44上方的应变缓冲层50的部分50B隔开。
[0054] 图9A、图9B和图9C所示结构可用于形成如图10A和图10B所示的FinFET60。参 照图10A，形成栅极电介质62和栅电极64。栅极电介质62可由诸如氧化硅、氮化硅、氮氧 化物、它们的多层和/或它们的组合的介电材料形成。栅极电介质62也可由高k介电材料 形成。不例性高k材料的k值可大于约4.0或大于约7.0。栅电极64可由掺杂多晶娃、金 属、金属氮化物、金属硅化物等形成。在形成栅极电介质62和栅电极64后，形成源极区和 漏极区。
[0055] 如图10A所示，沟道区65形成在半导体区46内，并且可包括半导体区46的侧壁 部分和顶部（图10B)。可通过应变缓冲层50将沟道区65与下面的半导体鳍44完全或部分 隔开。图10B示出了由穿过图10A的10B-10B的平面得到的FinFET60的截面图。图10B 示出了栅极电介质62和栅电极64包括位于每一个半导体鳍44的相对两侧的侧壁部分和 与半导体鳍44的顶面重叠的顶部。
[0056] 图10A和图10B示出了采用后栅极方法形成FinFET60的实施例。在可选实施例 中，可采用先栅极方法来形成FinFET60。除了栅极电介质62没有在相应的栅电极64的侧 壁上延伸以外，所得到的FinFET60具有类似于图10A和图10B所示的结构。
[0057] 尽管将形成FinFET用作实例来解释本发明的概念，但该概念也可用于形成如图 11所示的平面M0S晶体管。在这种实施例中，在半导体层42的顶面上形成平面半导体层 46,其中半导体层46和半导体层42分别由与图8中的半导体区46和42基本上相同的材 料(通过采用相同的方法)形成。采用与图9A、图9B和图9C所示工艺基本上相同的工艺来 进行氧化工艺，并且在半导体层42和46之间形成平面应变缓冲层50。在一些实施例中，通 过应变缓冲层50将半导体区46和42彼此完全隔开。在可选实施例中，在氧化后，虚线区 68内的部分半导体区46和42没有被氧化，并且彼此接触。
[0058] 根据本发明的实施例，具有不匹配晶格常数的半导体区的界面区（图8)更易于出 现缺陷(诸如晶格错配缺陷)，使该界面区氧化从而形成应变缓冲层。因此，在氧化中消除了 这些缺陷。此外，氧化物区可使沟道区与下面的半导体层完全隔开。因此，减小了漏电流。
[0059] 根据一些实施例，一种器件包括：衬底；隔离区，延伸至衬底内；以及半导体鳍，高 于隔离区的顶面。半导体鳍具有第一晶格常数。半导体区包括半导体鳍的相对两侧的侧壁 部分和半导体鳍上方的顶部。半导体区具有不同于第一晶格常数的第二晶格常数。应变缓 冲层位于半导体鳍和半导体区之间并且与它们接触。应变缓冲层包括氧化物。
[0060] 根据其他实施例，一种器件包括：第一半导体区，第一半导体区具有第一晶格常 数；以及第二半导体区，位于第一半导体区上方。第二半导体区具有不同于第一晶格常数的 第二晶格常数。应变缓冲层位于第一半导体区和第二半导体区之间并且与它们接触，应变 缓冲层包括第一半导体区的氧化物和第二半导体区的氧化物。栅极电介质位于第二半导体 区上方。栅极电极位于第一半导体区上方。
[0061] 根据又一些其他实施例，一种方法包括进行外延以在第二半导体区上生长第一半 导体区，其中第一半导体区的第一晶格常数与第二半导体区的第二晶格常数不同。该方法 还包括进行氧化工艺以在第一半导体区和第二半导体区之间的界面区内形成氧化物。在氧 化工艺中，使位于第一半导体区和第二半导体区之间的界面区内的部分第一半导体区和第 二半导体区氧化从而形成氧化物区。在氧化工艺后，保留部分第一半导体区，并且通过氧化 物区与第二半导体区隔开。
[0062] 尽管已经详细描述了本发明的实施例及其优点，但是应该理解，在不背离所附权 利要求限定的实施例的精神和范围的情况下，可以进行各种改变、替换和变更。而且，本发 明的范围不旨在限于本说明书所述的工艺、机器装置、制造、物质组成、工具、方法和步骤的 具体实施例。本领域的技术人员将很容易从本发明理解，根据本发明可以利用与本文描述 的对应实施例执行基本相同功能或实现基本相同结果的目前现有或即将开发的工艺、机器 装置、制造、物质组成、工具、方法或步骤。因此，所附权利要求旨在将这些工艺、机器装置、 制造、物质组成、工具、方法或步骤包括在它们的保护范围内。此外，每一个权利要求都构成 一个独立的实施例，并且各个权利要求和实施例的组合都在本发明的范围内。
【权利要求】
1. 一种器件，包括： 衬底； 隔离区，延伸至所述衬底内； 半导体鳍，高于所述隔离区的顶面，所述半导体鳍具有第一晶格常数； 半导体区，具有不同于所述第一晶格常数的第二晶格常数，所述半导体区包括： 侧壁部分，位于所述半导体鳍的相对两侧；和 顶部，位于所述半导体鳍的上方；以及 应变缓冲层，位于所述半导体鳍和所述半导体区之间并且与所述半导体鳍和所述半导 体区接触，所述应变缓冲层包括氧化物。
2. 根据权利要求1所述的器件，其中，所述应变缓冲层包括将所述半导体区的侧壁部 分与所述半导体鳍的侧壁隔开的部分。
3. 根据权利要求2所述的器件，其中，所述应变缓冲层将所述半导体区的侧壁部分与 所述半导体鳍的侧壁完全隔开。
4. 根据权利要求1所述的器件，其中，所述应变缓冲层包括位于所述半导体鳍的相对 两侧的侧壁部分以及位于所述半导体鳍上方的顶部，所述应变缓冲层将所述半导体区与所 述半导体鳍完全隔开。
5. 根据权利要求1所述的器件，其中，所述第一晶格常数大于所述第二晶格常数。
6. 根据权利要求1所述的器件，其中，所述第一晶格常数小于所述第二晶格常数。
7. 根据权利要求1所述的器件，其中，所述半导体区形成鳍式场效应晶体管（FinFET) 的沟道区，所述FinFET还包括： 栅极电介质，包括位于所述半导体区相对两侧的侧壁部分以及位于所述半导体区上方 的顶部；以及 栅电极，位于所述栅极电介质的上方。
8. -种器件，包括： 第一半导体区，所述第一半导体区具有第一晶格常数； 第二半导体区，位于所述第一半导体区的上方，所述第二半导体区具有不同于所述第 一晶格常数的第二晶格常数； 应变缓冲层，位于所述第一半导体区和所述第二半导体区之间并且与所述第一半导体 区和所述第二半导体区接触，所述应变缓冲层包括所述第一半导体区的氧化物和所述第二 半导体区的氧化物； 栅极电介质，位于所述第二半导体区上方；以及 栅电极，位于所述栅极电介质上方。
9. 根据权利要求8所述的器件，其中，所述第一半导体区和所述第二半导体区都包括 选自基本上包含硅、锗以及它们的组合的组中的材料。
10. -种方法，包括： 执行外延以在第二半导体区上生长第一半导体区，其中，所述第一半导体区的第一晶 格常数与所述第二半导体区的第二晶格常数不同；以及 执行氧化工艺以在所述第一半导体区和所述第二半导体区之间的界面区内形成氧化 物，在所述氧化工艺中，使所述第一半导体和所述第二半导体位于所述第一半导体区和所 述第二半导体区之间的界面区内的部分氧化以形成氧化物区，其中，保留了所述第一半导 体区的一部分并且保留的部分通过所述氧化物区与所述第二半导体区隔开。
【文档编号】H01L21/336GK104124273SQ201310306347
【公开日】2014年10月29日 申请日期:2013年7月19日 优先权日:2013年4月26日
【发明者】黄玉莲, 李东颖, 陈忠贤, 刘继文 申请人:台湾积体电路制造股份有限公司