半导体器件及制造方法
【专利摘要】本发明提供一种半导体器件及制作方法，包括N型衬底、位于所述N型衬底表面上的外延层，所述外延层包括凹槽；覆盖所述凹槽表面的金属层；覆盖除所述凹槽之外的所述外延层表面的绝缘层；位于所述外延层表面内，且包围所述凹槽的第一P型阱区，所述第一P型阱区隔离所述金属层和所述外延层；其中，所述第一P型阱区和所述金属层的接触区域形成欧姆接触。通过本发明提供的半导体器件及制造方法，能够有效减小器件的反向漏电流。
【专利说明】半导体器件及制造方法
【技术领域】
[0001]本发明涉及半导体领域，尤其涉及一种半导体器件及制造方法。
【背景技术】
[0002]目前，常用的二极管通常包括PN结二极管和肖特基势鱼二极管(SchottkyBarrier D1de,缩写成SBD)等。其中，SBD与PN结二极管利用P型半导体与N型半导体接触形成PN结的结构原理不同，SBD采用的是金属与半导体接触形成的肖特基结的结构原理。
[0003]相对于PN结二极管来说，SBD具备低功耗、反向恢复时间短，正向导通压降低等优点。但与此同时，上述两种结构的二极管的反向性能均不理想，尤其是器件的反向漏电流较大，从而导致器件性能的降低。因此，如何有效减小二极管的反向漏电流成为亟待解决的问题。
【发明内容】
[0004]本发明提供一种半导体器件及制造方法，用于解决现有二极管的反向漏电流较大的问题。
[0005]本发明的第一个方面是提供一种半导体器件，包括:N型衬底、位于所述N型衬底表面上的外延层，所述外延层包括凹槽；
[0006]覆盖所述凹槽表面的金属层；
[0007]覆盖除所述凹槽之外的所述外延层表面的绝缘层；
[0008]位于所述外延层表面内，且包围所述凹槽的第一 P型阱区，所述第一 P型阱区隔离所述金属层和所述外延层；
[0009]其中，所述第一 P型阱区和所述金属层的接触区域形成欧姆接触。
[0010]本发明的另一个方面是提供一种半导体器件制造方法，包括:
[0011]在N型衬底的外延层的表面上形成绝缘层；
[0012]通过刻蚀，去除预设区域内的所述绝缘层，以露出所述外延层的表面，形成窗口 ；
[0013]向所述窗口第一次注入P型杂质，并进行驱入，以形成位于所述外延层表面内的第一 P型阱区，所述第一 P型阱区对应的区域包含且大于所述窗口对应的区域；
[0014]根据预设的刻蚀深度，刻蚀所述窗口对应的区域，以在所述外延层的表面形成凹槽；
[0015]在所述凹槽的表面上，淀积金属层，以覆盖所述凹槽的表面；
[0016]其中，所述第一 P型阱区隔离所述金属层和所述外延层。
[0017]本发明提供的半导体器件及制造方法，通过在外延层设置凹槽，并在所述外延层表面内形成包围所述凹槽的P型阱区，且所述P型阱区隔离覆盖在所述凹槽表面的金属层和所述外延层的技术方案，有效减小器件的反向漏电流。
【专利附图】
【附图说明】
[0018]图1为本发明实施例一提供的一种半导体器件的剖面示意图；
[0019]图2为本发明实施例二提供的另一种半导体器件的剖面示意图；
[0020]图3为本发明实施例三提供的一种半导体器件制作方法的流程示意图；
[0021]图4-图7为本发明实施例三执行过程中半导体器件的剖面示意图；
[0022]图8为本发明实施例四提供的另一种半导体器件的制作方法的流程示意图；
[0023]图9为本发明实施例五提供的又一种半导体器件制作方法的流程示意图。
【具体实施方式】
[0024]为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述。为了方便说明，放大或者缩小了不同层和区域的尺寸，所以图中所示大小和比例并不一定代表实际尺寸，也不反映尺寸的比例关系。
[0025]图1为本发明实施例一提供的一种半导体器件的剖面示意图，如图1所示，所述器件包括:N型衬底11、位于所述N型衬底表面上的外延层12，所述外延层包括凹槽；
[0026]覆盖所述凹槽表面的金属层13 ；
[0027]覆盖除所述凹槽之外的外延层12表面的绝缘层14 ；
[0028]位于外延层12表面内且包围所述凹槽的第一 P型阱区15，第一 P型阱区15隔离金属层13和外延层12，第一 P型阱区15与金属层13的接触区域形成欧姆接触；
[0029]其中，N型衬底11和外延层12可以为半导体元素，例如单晶硅、多晶硅或非晶结构的硅或硅锗(SiGe)，也可以为混合的半导体结构，例如碳化硅、锑化铟、碲化铅、砷化铟、磷化铟、砷化镓或锑化镓、合金半导体或其组合。本实施例在此不对其进行限制。
[0030]具体的，金属层13的材料可以为金、银、铝、钼或钥，具体材料的选择可根据实际情况而定。绝缘层14的材料包括二氧化硅。
[0031]可以理解，在本实施例提供的半导体器件中，第一 P型阱区15位于外延层12表面内，包围所述凹槽，且隔离金属层13和外延层12之间的接触，避免金属与半导体的直接接触。具体的，第一 P型阱区15与金属层13的接触区域形成欧姆接触，第一 P型阱区15与外延层12的接触区域形成PN结，以使当该半导体器件被施加反向压降时，第一 P型阱区15与外延层12接触形成的PN结反向截止，从而形成耗尽区，并且，随着反向压降的增大，所述耗尽区的宽度逐渐增大，有效阻止反向漏电流，从而有效减小器件的反向漏电流，并使所述器件能够承受较大的反向电压。
[0032]在本实施例的一种实施方式中，所述器件还可以包括:
[0033]位于外延层12表面内和第一 P型阱区15内，且处于所述凹槽下方的第二 P型阱区16，第二 P型阱区16的宽度大于所述凹槽的宽度，第一 P型阱区15的宽度大于第二 P型阱区16的宽度，第一 P型阱区15的杂质浓度小于第二 P型阱区16的杂质浓度；
[0034]具体的，第二 P型阱区16和金属层13的接触区域形成欧姆接触。通常的，杂质浓度高的半导体有利于形成更好的欧姆接触，可以理解，由于第二 P型阱区16的杂质浓度大于第一 P型阱区15的杂质浓度，因此，通过第二 P型阱区的设置，能够通过其与金属层13形成更好的欧姆接触，从而有效降低金属与半导体之间的正向导通电阻，提高器件的正向特性。
[0035]本实施例提供的半导体器件，通过在外延层设置凹槽，并在所述外延层表面内形成包围所述凹槽的P型阱区，且所述P型阱区隔离覆盖在所述凹槽表面的金属层和所述外延层的技术方案，有效减小器件的反向漏电流。
[0036]图2为本发明实施例二提供的另一种半导体器件的剖面示意图，如图2所示，根据实施例一所述的半导体器件，金属层13还覆盖绝缘层14的上表面和靠近所述凹槽的侧面；所述器件还可以包括:
[0037]位于第一 P型阱区15内的N型区域17，N型区域17围绕所述凹槽的侧面，且与金属层13和绝缘层14均接触；
[0038]其中，N型区域17未与外延层12接触，且N型区域17的深度小于所述凹槽的深度。
[0039]可以理解，根据本实施方式提供的半导体器件，当所述半导体器件被施加正向压降时，即在金属层13上施加一个正向电压时，第一 P型区域15中位于绝缘层14下方且靠近绝缘层14的区域发生反型，从而在N型区域17和外延层12之间形成导电沟道，实现正向导通；并且，第一 P型区域15或第二 P型区域16，与外延层12形成的PN结也正向导通，从而使器件实现较大的正向电流。
[0040]具体的，在本实施方式中，所述器件还可以包括:位于金属层13与绝缘层14之间的多晶硅层18。
[0041]通过本实施例提供的半导体器件，能够在有效减小器件反向漏电流的同时，有效改善器件的正向特性，提高器件的性能。
[0042]图3为本发明实施例三提供的一种半导体器件制作方法的流程示意图，为了对本实施例中的方法进行清楚系统的描述，图4-图7为实施例三执行过程中半导体器件的剖面示意图，如图3所示，所述方法包括以下步骤:
[0043]301、在N型衬底的外延层的表面上形成绝缘层。
[0044]具体地，执行301之后的所述半导体器件的剖面示意图如图4所示，其中，所述N型衬底用标号11表示，所述外延层用标号12表示，所述绝缘层用标号14表示。
[0045]302、通过刻蚀，去除预设区域内的绝缘层，以露出外延层的表面，形成窗口。
[0046]具体地，执行302之后的所述半导体器件的剖面示意图如图5所示。
[0047]303、向所述窗口第一次注入P型杂质，并进行驱入，以形成位于所述外延层表面内的第一 P型阱区，所述第一 P型阱区对应的区域包含且大于所述窗口对应的区域。
[0048]具体地，执行303之后的所述半导体器件的剖面示意图如图6所示，其中，所述第一P型讲区用标号15表不。
[0049]304、根据预设的刻蚀深度，刻蚀所述窗口对应的区域，以在所述外延层的表面形成凹槽。
[0050]具体地，执行304之后的所述半导体器件的剖面示意图如图7所示。
[0051]305、在所述凹槽的表面上，淀积金属层，以覆盖所述凹槽的表面。
[0052]其中，所述第一 P型阱区隔离所述金属层和所述外延层。
[0053]具体地，执行305之后的所述半导体器件的剖面示意图如图1所示，其中，所述金属层用标号13表不。
[0054]在实际应用中，所述金属层的覆盖范围可以包括但不限于所述凹槽表面，也可为所述凹槽和所述绝缘层的表面，图中给出的只是一种具体的实施方式而并未对其进行限制。
[0055]本实施例提供的半导体器件，通过在外延层设置凹槽，并在所述外延层表面内形成包围所述凹槽的P型阱区，且所述P型阱区隔离覆盖在所述凹槽表面的金属层和所述外延层的技术方案，有效减小器件的反向漏电流。
[0056]图8为本发明实施例四提供的另一种半导体器件的制作方法的流程示意图，如图8所示，根据实施例二所述的半导体器件制作方法，为了提高该半导体器件的正向特性，在本实施例一种可实施的方式中，在304之后，所述方法还可以包括:
[0057]801、向所述凹槽第二次注入P型杂质，并进行驱入，以形成位于所述第一 P型阱区内且处于所述凹槽下方的第二 P型阱区。
[0058]具体的，第一次注入P型杂质的能量大于第二次注入P型杂质的能量，且第一次注入P型杂质的杂质剂量小于第二次注入P型杂质的杂质剂量，并且，所述第二 P型阱区对应的区域包含且大于所述凹槽对应的区域，所述第一 P型阱区对应的区域包含且大于所述第二P型阱区对应的区域。
[0059]本实施例提供的方法，通过形成第二 P型阱区，能够使其与金属层形成更好的欧姆接触，从而有效降低金属与半导体之间的正向导通电阻，提高器件的正向特性。
[0060]图9为本发明实施例五提供的又一种半导体器件制作方法的流程示意图，如图9所示，根据上述任一实施例所述的半导体器件制作方法，为了进一步提高半导体器件的正向特性，在304之前，还可以包括:
[0061]901、向所述窗口注入N型杂质，并进行驱入，以形成位于所述第一 P型阱区内的N型阱区，所述第一 P型阱区对应的区域包含且大于所述N型阱区对应的区域，所述N型阱区对应的区域包含且大于所述窗口对应的区域；
[0062]则相应的，304具体包括:
[0063]902、以大于所述N型阱区的深度的所述刻蚀深度，刻蚀所述窗口对应的区域，以去除所述N型阱区中位于所述窗口下方的区域，保留所述N型阱区中位于所述绝缘层下方的区域；
[0064]相应的，305具体包括:
[0065]903、在所述凹槽的表面上、所述绝缘层的上表面和靠近所述凹槽的侧面上，淀积金属层，以覆盖所述凹槽的表面、及所述绝缘层的上表面和靠近所述凹槽的侧面。
[0066]可选的，在本实施方式中，在302之前，还可以包括:
[0067]904、在所述绝缘层的表面上形成多晶硅层，并光刻所述多晶硅层，以露出所述区域内所述绝缘层的表面。
[0068]通过上述实施方式，能够在有效减小器件反向漏电流的同时，有效改善器件的正向特性，提高器件的性能。
[0069]需要说明的是，依次执行步骤301、904、302、303、901、902、801、903之后，可以得到如图2所示的半导体器件。具体的，本实施例中各结构的标号与前述实施例中各结构的标号对应。
[0070]本实施例提供的半导体器件，能够在有效减小器件反向漏电流的同时，有效改善器件的正向特性，提高器件的性能。
[0071]所属领域的技术人员可以清楚地了解到，为描述的方便和简洁，前述各实施例中器件的具体制作方法，可以参考上述方法实施例中的对应过程。
[0072]最后应说明的是:以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解:其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。
【权利要求】
1.一种半导体器件,其特征在于,包括:N型衬底、位于所述N型衬底表面上的外延层，所述外延层包括凹槽； 覆盖所述凹槽表面的金属层； 覆盖除所述凹槽之外的所述外延层表面的绝缘层； 位于所述外延层表面内，且包围所述凹槽的第一 P型阱区，所述第一 P型阱区隔离所述金属层和所述外延层； 其中，所述第一 P型阱区和所述金属层的接触区域形成欧姆接触。
2.根据权利要求1所述的器件，其特征在于，所述器件还包括: 位于所述外延层表面内和所述第一 P型阱区内，且处于所述凹槽下方的第二 P型阱区，所述第二 P型阱区的宽度大于所述凹槽的宽度，所述第一 P型阱区的宽度大于所述第二 P型阱区的宽度，所述第一 P型阱区的杂质浓度小于所述第二 P型阱区的杂质浓度； 其中，所述第二 P型阱区和所述金属层的接触区域形成欧姆接触。
3.根据权利要求1或2所述的器件，其特征在于，所述金属层还覆盖所述绝缘层的上表面和靠近所述凹槽的侧面；所述器件还包括: 位于所述第一 P型阱区内的N型区域，所述N型区域围绕所述凹槽的侧面，且与所述金属层和所述绝缘层均接触； 其中，所述N型区域未与所述外延层接触，且所述N型区域的深度小于所述凹槽的深度。
4.根据权利要求3所述的器件，其特征在于，所述器件还包括:位于所述金属层与所述绝缘层之间的多晶硅层。
5.根据权利要求1所述的器件，其特征在于，所述N型衬底为饱和掺杂的N型单晶硅； 所述外延层为掺杂浓度低于所述N型衬底的掺杂浓度的N型单晶硅。
6.一种半导体器件制造方法，其特征在于，包括: 在N型衬底的外延层的表面上形成绝缘层； 通过刻蚀，去除预设区域内的所述绝缘层，以露出所述外延层的表面，形成窗口 ； 向所述窗口第一次注入P型杂质，并进行驱入，以形成位于所述外延层表面内的第一 P型阱区，所述第一P型阱区对应的区域包含且大于所述窗口对应的区域； 根据预设的刻蚀深度，刻蚀所述窗口对应的区域，以在所述外延层的表面形成凹槽； 在所述凹槽的表面上，淀积金属层，以覆盖所述凹槽的表面； 其中，所述第一 P型阱区隔离所述金属层和所述外延层。
7.根据权利要求6所述的方法，其特征在于，所述根据预设的刻蚀深度，刻蚀所述窗口对应的区域，以在所述外延层的表面形成凹槽之后，还包括: 向所述凹槽第二次注入P型杂质，并进行驱入，以形成位于所述第一 P型阱区内且处于所述凹槽下方的第二 P型阱区； 其中，第一次注入P型杂质的能量大于第二次注入P型杂质的能量，第一次注入P型杂质的杂质剂量小于第二次注入P型杂质的杂质剂量，所述第二 P型阱区对应的区域包含且大于所述凹槽对应的区域，所述第一 P型阱区对应的区域包含且大于所述第二 P型阱区对应的区域。
8.根据权利要求6或7所述的方法，其特征在于，所述根据预设的刻蚀深度，刻蚀所述窗口对应的区域之前,还包括: 向所述窗口注入N型杂质，并进行驱入，以形成位于所述第一 P型阱区内的N型阱区，所述第一 P型阱区对应的区域包含且大于所述N型阱区对应的区域，所述N型阱区对应的区域包含且大于所述窗口对应的区域； 所述根据预设的刻蚀深度，刻蚀所述窗口对应的区域，具体包括: 以大于所述N型阱区的深度的所述刻蚀深度，刻蚀所述窗口对应的区域，以去除所述N型阱区中位于所述窗口下方的区域，保留所述N型阱区中位于所述绝缘层下方的区域；所述在所述凹槽的表面上，淀积金属层，以覆盖所述凹槽的表面，具体包括: 在所述凹槽的表面上、所述绝缘层的上表面和靠近所述凹槽的侧面上，淀积金属层，以覆盖所述凹槽的表面、及所述绝缘层的上表面和靠近所述凹槽的侧面。
9.根据权利要求8所述的方法，其特征在于，所述通过刻蚀，去除预设区域内的所述绝缘层之前，还包括: 在所述绝缘层的表面上形成多晶硅层； 光刻所述多晶硅层，以露出所述区域内所述绝缘层的表面； 所述在所述凹槽的表面上，淀积金属层，以覆盖所述凹槽的表面，具体包括: 在所述凹槽的表面上、所述多晶硅层的上表面和靠近所述凹槽的侧面上，淀积金属层，以覆盖所述凹槽的表面、及所述多晶硅层的上表面和靠近所述凹槽的侧面。
10.根据权利要求8所述的方法，其特征在于，所述N型杂质为砷；所述P型杂质为硼。
【文档编号】H01L29/06GK104347730SQ201310317313
【公开日】2015年2月11日 申请日期:2013年7月25日 优先权日:2013年7月25日
【发明者】姬亚东, 陈闽, 方绍明, 陈志聪 申请人:北大方正集团有限公司, 深圳方正微电子有限公司