半导体元件和制造半导体元件的方法
【专利摘要】本发明公开了半导体元件和制造半导体元件的方法，其中一方面涉及一种具有半导体主体的半导体元件，其中半导体主体具有顶面和底面。单片集成于半导体主体的第一线圈布置在远离底面的位置和包含N个第一绕组，其中N≥1。第一线圈具有在不同于底面的表面法线的方向延伸的第一线圈轴。
【专利说明】半导体元件和制造半导体元件的方法
【技术领域】
[0001]本发明的实施例涉及半导体元件和半导体元件的制造。
【背景技术】
[0002]半导体元件通常与线圈一起工作。然而，需要额外的处理，如将线圈安装在载体上。如果线圈电连接半导体元件，那么各个连接线会造成电磁干扰。因此，需要一种改进的解决方案。
【发明内容】
[0003]本发明的一个方面涉及具有半导体主体的半导体元件，其中半导体主体具有顶面和底面。在本发明的所有实施例中，顶面和底面可以选择为半导体主体的具有最大面积的面。单片集成于半导体主体中的第一线圈布置在远离底面的位置和包含N个第一绕组，其中NS I。例如，N可以是至少2或至少5。第一线圈具有在不同于底面的表面法线的方向延伸的第一线圈轴。从本发明的意义上来说，如果线圈机械地接合至半导体主体和至少部分地布置在形成于半导体主体中的沟槽中，线圈视为单片集成于半导体主体中。
[0004]第一线圈的两个、多于两个或所有绕组可以具有相同的尺寸和/或形状。进一步，第一线圈可以具有不垂直于底面延伸的第一线圈轴。可选地，该第一线圈轴可以平行于底面延伸。
[0005]本发明的进一步方面涉及制造具有单片集成于半导体主体中的线圈的半导体元件的方法。为此，提供具有顶面和底面的半导体主体，制作从顶面延伸到半导体主体中的第一沟槽。然后，同时制作布置在第一沟槽的表面上的导电第一部分绕组和布置在第一沟槽的表面上的导电第二部分绕组。因而，第一部分绕组与第二部分绕组电绝缘。第一部分绕组和第二部分绕组都包括两个顶端。还制作布置在顶面并导电地连接第一部分绕组的第一端中的一个和第二部分绕组的第一端中的一个的连接部分。
[0006]一旦阅读下面的详细说明书和查看附图，本领域的技术人员将了解到另外的特征和优势。
【专利附图】
【附图说明】
[0007]参考下面的附图和说明书可以更好地理解本发明。附图中的元件不必按比例绘制，而是重点在于示出本发明的原理。而且，在附图中，相似的参考标号指示相应的部件。在附图中:
[0008]图1是单片集成于半导体主体的部分完成的第一线圈的透视图。
[0009]图2是图1的完成的第一线圈的透视图。
[0010]图3是单片集成于半导体主体的部分完成的第一线圈和第二线圈的透视图。
[0011]图4是图3的完成的第一线圈和第二线圈的透视图。
[0012]图5是具有磁芯的图1的部分完成的第一线圈的透视图。[0013]图6是具有完成的第一线圈的图5的装置的透视图。
[0014]图7是具有磁芯的图3的部分完成的第一线圈和第二线圈的透视图。
[0015]图8是具有完成的第一线圈和第二线圈的图7的装置的透视图。
[0016]图9A到9N是用于制造具有单片集成的线圈的半导体元件的第一方法的不同步骤的剖视图。
[0017]图1OA到图1ON是图9A到图9N中所示的器件的顶视图或水平剖视图。
[0018]图1lA到图1lE是用于制造具有单片集成的线圈的半导体元件的第二方法的不同步骤的剖视图。
[0019]图12A到图12E是图1lA到图1lE中所示的器件的顶视图或水平剖视图。
[0020]图13A到图13J是用于制造具有单片集成的线圈的半导体元件的第三方法的不同步骤的剖视图。
[0021]图14A到图14J是图13A到图13J中所示的器件的顶视图或水平剖视图。
[0022]图15A到图151是用于制造具有单片集成的线圈的半导体元件的第四方法的不同步骤的剖视图。
[0023]图16A到图161是图15A到图151中所示的器件的顶视图或水平剖视图。
[0024]图17A是共用共同磁芯的第一线圈和第二线圈的透视图。
[0025]图17B是图17A的装置的剖视图。
[0026]图18是具有单片集成的晶体管和单片集成的第一线圈的半导体主体的剖视图。
[0027]图19A是单片集成于相同半导体主体的变压器和可控半导体元件的第一实施例的电路图。
[0028]图19B是单片集成于相同半导体主体的变压器和可控半导体元件的第二实施例的电路图。
[0029]图20示出具有用于检测通过半导体元件的电流的电磁感应的集成感测线圈的半导体元件。
[0030]图21是许多交错的部分绕组的透视图。
[0031]图22是具有三角形横截面的第一线圈的透视图。
[0032]图23是在制造期间图22的第一线圈的剖视图。
【具体实施方式】
[0033]在下面的详细描述中，参考构成本发明的一部分的附图，通过可以实践本发明的具体实施例的示意方式示出这些附图。在这点上，关于描述的附图的方位使用诸如“顶部”、“底部”、“前面”、“后面”、“第一位的”、“末尾的”的方向术语。因为实施例的元件可以定位在许多不同方位，所以方向性术语是为了说明的目的并且是非限制性的。理解的是，在不背离本发明的保护范围的情况下，可以利用其他实施例并且可以进行结构上改变或逻辑改变。因此，下面的详细描述并不以限制意义来解释，本发明的保护范围由所附权利要求来限定。应理解的是，本文中描述的各种示例性实施例的特征可以互相组合，除非特别地指出相反。
[0034]现在参考图1，示出单片集成于半导体主体3的部分完成的第一线圈。半导体主体3包括顶面31和底面32，其中顶面31和底面是半导体主体3的具有最大面积的面。半导体主体3可以由任何块状半导体材料制造，因为块状半导体材料传统地用于制造半导体芯片。例如，合适的半导体块状材料是硅(Si)、锗化硅(SiGe )、碳化硅(SiC )、镓(Ga )、砷化镓(GaAs)、磷化镓(GaP)、氮化镓(GaN)、磷化铟(InP)、或砷化铟(InAs)。
[0035]部分完成的线圈具有导电第一 U型部19，每个U型部具有两个第一垂直部分11、12和第一连接部分13。在图1中所示的实施例中，每个以上所述的第一部分绕组和第二部分绕组都由一个U型部19表示。每个第一垂直部分11包括顶端111和底端112。因此，每个第一垂直部分12包括顶端121和面对底面32的底端122。因此，每个U型部19 (也就是，每个部分绕组19)具有两个顶端111和121。两个第一垂直部分11、12从第一连接部分13朝着顶面31延伸。从本发明的意义上来说，如果其顶端111和底面32之间的距离大于其底端112和底面32之间的距离，那么部分11、12视为“垂直部分”。根据所示实施例，每个垂直部分11、12可以可选地是直的，并且包括小于和等于底面32的法线方向η的角度。在每个第一 U型导电部中，相应的第一连接部分13在其底端112和122处导电地连接相应的第一垂直部分11、12。
[0036]可选地，所有第一垂直部分11、12和所有连接部分13可以同时制造，例如通过沉积像金属或多晶半导体材料或其组合的一个或多个导电材料。例如，合适的金属为钛(Ti)、钨(W)、铝(Al)、铜(Cu)。合适的多晶半导体材料的示例是多晶硅。
[0037]如图2中所示，通过电串联两个以上第一 U型部可以制造线圈。可以利用一个或多个第一导体路径14来实现这种串联连接，每个第一导体路径14将第一 U型部的第一垂直部分11的顶端111导电地连接至另外的U型部的第一垂直部分12的顶端121。这种导体路径14可以由一个或多个导电材料形成，像金属或多晶半导体材料，例如多晶硅。通过用相应数量的第一连接部14电连接期望数量的第一 U型部，可以制作第一线圈10。
[0038]如图2中所示，第一线圈10的线圈轴15可以朝着不同于底面32的表面法线η的方向的方向上延伸。例如，线圈轴15可以平行于底面32延伸，例如，垂直于底面32的表面法线η。
[0039]用相同的方式，两个以上线圈10、20可以单片集成于共同半导体主体3。在图3和图4中所示的实施例中，第一线圈10和第二线圈20单片集成于半导体主体3中。图3示出部分完成的第一线圈10’和第二线圈20’，图4示出完成的第一线圈10和第二线圈20。图3的第一线圈10和第二线圈20可以与参考图1和图2描述的第一线圈10具有相同的结构。因此，第一线圈10和第二线圈20具有第一 U型导电部，各个U型部具有两个第一垂直部分21、22以及第一连接部分23。每个第一垂直部分21包括顶端211和底端212。因此，每个第一垂直部分21包括顶端211和面对底面32的底端212。两个第一垂直部分21、22不平行于底面32延伸并从第一连接部分23朝着顶面31延伸。在每个第一 U形导电部分21、22、23中，各个第一连接部分23在其底端212和222导电地连接各个第一垂直部分21 和 22。
[0040]两个线圈10、20可以共用共同体积。也就是,第一线圈10包围第一内部区域和第二线圈20包围与第一内部区域重叠的第二内部区域。
[0041]如上所述，第一线圈10和第二线圈20的线圈轴15和25各个可以可选地一致。
[0042]第二线圈20是通过电串联两个或多个第二 U型部来形成的。与第一 U型部相似，每个第二 U型部包括两个第二垂直部分21、22和第二连接部分23。每个第二垂直部分21包括顶端211和低端212。因此，每个第二垂直部分22包括顶端221和面对底面32的底端222。两个第二垂直部分21、22基本上垂直于底面32延伸，并且从第二连接部分23朝着顶面31延伸。在每个第二 U型导电部中，各个第二连接部分23在其底端212和222导电地连接各个第二垂直部分21、22。
[0043]可选地，本发明的任何线圈可以是无芯的，或可选地包括由线圈的至少一个或甚至所有绕组包围的磁芯。在该连接中，“磁芯”意旨包括磁材料或由磁材料构成的铁芯(core)。
[0044]包括磁芯4的部分完成的线圈10的示例在图5中示出。图6示出所有绕组包围铁芯4的完成线圈10。为了制造如图6中所示的线圈4，提供参考图1描述的部分完成的线圈10’。然后，磁芯4形成在第一 U型部中，从而实现图5的装置。随后，通过与参考图2所描述的相同方式通过在磁芯4的远离底面32的一侧设置所需数量的第一导体路径14，导电地串联连接两个、多于两个或所有第一 U型部，从而完成线圈10。
[0045]磁芯4可以是铁磁的或亚铁磁的，因此包含铁磁材料或亚铁磁材料或由铁磁材料或亚铁磁材料形成。例如，磁芯可以包含具有至少10或至少200和可以范围至140000的相对磁导率μ ^的磁材料。合适的磁材料或铁磁材料是例如,镍(Ni)、铁(Fe)或钴(Co)。可选地，在本发明中使用的磁芯4可以由均匀地分布在磁芯4上的磁材料或铁磁材料构成。可选地，磁芯4可以具有包括许多磁层或铁磁层的层叠结构，这些磁层或铁磁层彼此电绝缘，从而避免或降低涡电流。而且，嵌入电介质隔离元件中的铁磁/亚铁磁粉末可以用作铁磁材料或亚铁磁材料。
[0046]在图8中所示的相对应方式中，第一线圈10和第二线圈20可以共用共同磁芯4。也就是，磁芯4由第一线圈10的至少一个绕组和第二线圈20的至少一个绕组包围。当然，共同磁芯4还可以由第一线圈10和第二线圈20的所有绕组包围。
[0047]第一线圈10和第二线圈20可以与以上参照图3和图4所描述的第一线圈10和第二线圈20具有相同的结构。为了形成两个或多个U型部分21、22、23电串联连接的串联，一个或多个第一导体路径24导电地连接第一 U型部的第一垂直部分21的顶端211和另外的U型部的第一垂直部分22的顶端221。该导体路径24可以由一个或多个导电材料形成，像金属或多晶半导体材料，例如多晶硅。通过用相应数量的第一连接部24电连接期望数量的第一 U型部，可以创建第二线圈20。图7示出在形成第一导体路径14和24之前的图8的装置。可选地，可以在相同的沉积步骤中同时沉积第一导体路径14和24。
[0048]现在参考图9Α到图9Ν和图1OA到图10Ν，将说明用于制造具有单片集成线圈的半导体元件的第一方法。图1Ox (χ=Α…N)对应于图9χ，如果存在图9χ中标记的各个横截面那么图1Ox是剖视图，否则是顶视图。
[0049]图9Α和图1OA示出半导体主体3的部分。例如，半导体主体3可以是半导体晶片或任何其他平坦的半导体芯片。为了制作从半导体主体3的顶面31延伸到半导体主体3中的沟槽，连续硬掩模层40沉积在顶面31上，例如，硬掩模层40可以包括一种以下材料或以下材料中的至少两种的组合或由这种材料构成:氧化物、像多晶硅等的多晶半导体材料、USG (未掺杂的硅玻璃)、氮化物和以上材料的任意组合。
[0050]随后，光致抗蚀剂层50沉积在硬掩模层40上并以光刻的方式被结构化。结果在图9Β和图1OB中示出 。然后，如图9C和图1OC中所示，利用结构化的光致抗蚀剂层50作为掩模，通过刻蚀对硬掩模层40进行结构化。光致抗蚀剂掩模可以通过化学抛光工艺去除。
[0051]进一步，参考图9D和图10D，利用结构化的硬掩模层40作为掩模的各向异性刻蚀步骤，在半导体主体3中刻蚀沟槽35。沟槽35从顶面31延伸入半导体主体3。一般地，沟槽35可以具有任意形状。例如，从顶面观察，沟槽35可以是直的、U型或环形的。可选地，如图9E和图1OE中所示，在完成沟槽35之后，可以去除硬掩模层40。沟槽35由环形侧壁35w和位于面向底面32的面上的底壁35b限定，其中侧壁35w和底壁35b形成只包含掺杂或未掺杂半导体材料的单连通连续表面。一般地，然而，在其他实施例中，侧壁35w还可以具有不同于环形的形状。
[0052]然后，如图9F和IOF中所示，介电层41、可选的阻挡层60和导电层70以所述顺序一个接一个相继地共形地沉积在侧壁35w和底壁35b上。所有这些层41、60、70可以形成为连续层。介电层41用于使要制作的线圈与半导体主体3电绝缘。例如，介电层41可以由以下材料中的一个构成或包括以下材料中的一个:形成半导体主体3的半导体材料的成分的氧化物，例如，二氧化硅(Si02)、SiN, Si3N4、氮气、0N0。根据一个实施例，介电层41可以包括氮化硅层与布置在氮化硅层和半导体主体3之间的氧化层。可选的阻挡层60用于避免来自导电层70的材料扩散到半导体主体3中。如果导电层70包含金属或由金属构成，那么这是特别有用的，因为金属可以不利地影响有源半导体区域的电特性，有源半导体区域可以可选地邻近沟槽35集成于半导体主体3中。如果导电层70由掺杂或未掺杂多晶半导体材料构成，那么阻挡层60不是必要的，但也是可以使用的。例如，阻挡层60可以包括TiW (钛/钨)或由TiW (钛/钨)构成。
[0053]在图9G和图1OG中所示的随后步骤中，利用掩模材料42 (例如清漆、碳(C)或酰亚胺或氧化物)完全填充或充满剩余的沟槽35。合适的氧化物是例如二氧化硅。然后，对掩模材料42的顶面进行平面化，并如图9Η和图1OH中所示，光致抗蚀剂层51形成在平面化的掩模材料42上并以光刻方式被结构化。然后，结构化的光致抗蚀剂层51用作各向异性刻蚀掩模材料42的掩模，参考图9J和图10J。相对于导电层70选择性地执行各向异性刻蚀掩模材料42。也就是，不去除或基本不去除导电层70的材料。
[0054]在随后的各向同性刻蚀过程中，例如湿法刻蚀过程,结构化的掩模材料42用作相对于阻挡层60选择性地刻蚀导电层70的掩模。在不使用阻挡层60的实施例中，各向同性刻蚀相对于介电层41是选择性的。在任意情况中，各向同性刻蚀过程的结果是许多U型导电部，每个U型导电部包括两个第一垂直部分11、12和第一连接部分13，如上参考图1所述，参见图9J和图10J。可选地,通过刻蚀掉沉积在侧壁35w的相对侧的导电层70的一部分只可以制造一个这种U型导电部。在两个或多个这种U型导电部的情况中，各个部是互相电绝缘的。
[0055]然后，如图9K和图1OK所示，从沟槽去除结构化的掩模材料42，并将两个第一垂直部分11、12和第一连接部分13 (也就是，U型导电部)暴露。之后，再次利用介电材料43填充或充满沟槽，参考图9L和图10L，随后在其顶面进行平面化，使得分别暴露第一垂直部分11和12的顶端111和121，参见图9M和图10M。合适的介电材料43是例如像二氧化硅的氧化物或塑料。可以由例如化学气相沉积(CVD )沉积氧化物。
[0056]在图9N和图1ON中所示的另外的步骤中，第一导体路径14形成在平面化的介电材料43的平面化顶面和顶端111、121，使得导体路径14如上参照图2所述地导电地串联连接U型部。例如，合适的介电材料43包括一个以下材料或至少两个以下材料的组合或由这种材料构成:二氧化硅(SiO2)、CVD氧化物、酰亚胺、环氧树脂。
[0057]可以通过将例如金属或掺杂多晶半导体材料的导体材料的连续层沉积在平面化的介电材料43的平面化顶面和顶端111、121上并且通过对导电材料进行结构化从而获得所需数量的导体路径14，来形成导体路径14。
[0058]还是如图9N和图1ON中所示，掺杂或未掺杂半导体材料的连续层33可以布置在第一线圈10和底面32之间。因而，垂直于底面32延伸并且和与线圈10的一个或多于一个或所有绕组相交的每个直线35、36还与连续层33相交。
[0059]现在参考图1lA到图1lE和图12A到图12E，将说明用于制造具有单片集成线圈的半导体元件的第二方法。在该线圈中，第一 U型导电部，即，两个第一垂直部11、12和第一连接部13包括硅化物或由硅化物组成。图12x (x=A…E)对应于图llx，并且如果存在图1lx中标记的各个横截面，那么图12x是剖视图，否则是顶视图。
[0060]在第二方法中，与参考图9A到图9K和图1OA到图1OK所述的相同的方式制造如图9K和图1OK中所示的装置，其中导电层70包括多晶硅或由多晶硅构成。在随后的过程中，多晶硅将用于形成硅化物。在图1lA到图1lE和图12A到图12E中所示的实施例中，图9A到图9K和图1OA到图1OK中所述的阻挡层60被省略，但是可以可选地设置阻挡层60。在此范围内，图1lA和图12A中所示的装置对应于图9K和图1OK中所示的装置。
[0061]如 图1lB和图12B中所示，金属层80沉积在图1lA和图12A中所示的装置的介电层41和结构化导电层70上。金属层80包括能够与包含在导电层70中的硅形成硅化物的金属或由能够与包含在导电层70中的硅形成硅化物的金属构成。合适的硅化金属是例如，钛(Ti)、钽(Ta)、钨(W)、钴(Co)、钥(Mo)、钼(Pt)、镍(Ni)或两种或多种这些金属的任意组合。
[0062]为了由包含在金属层80中的金属和包含在导电层70中的硅或多晶硅形成硅化物，金属层80和导电层70可以在至少200°C或至少250°C的温度下回火(temper)，以加速娃化金属扩散到导电层70和与之相关的由娃化金属和包含在导电层70中的娃形成娃化物。图1lC和图12C示出硅化过程之后的装置。参考标号81指定形成的硅化物。从图1lC和图12C中清楚地看到，硅化物81可以自动对准，例如自对准硅化物(“自对准硅化物”)。
[0063]从图1lC和图12C中可以看到，硅化过程不一定影响整个导电层70。也就是，在硅化物81下方，可以保留原始导电层70的部分。然而，还可以是，硅化过程包括整个导电层70。在后一种情况中，导电层70中基本包含的所有娃将用于娃化金属层80的金属。
[0064]注意到，金属层80中邻近硅化物81但并未被硅化的部分将保留。在随后的各向同性刻蚀过程中，例如湿法刻蚀或等离子体刻蚀过程，去除金属层80的未硅化部分，从而实现如图1lA和图12A中所示的许多独立的第一 U型部。因此，不同的第一 U型部互相电绝缘。如参考图1所述，每个第一 U型部是由两个第一垂直部分11、12和第一连接部分13形成，并包括形成的硅化物81的一部分或由形成的硅化物81的一部分构成。在其他实施例中，还可以只存在一个第一 U型部。在任意情况中，从沟槽的相对侧壁去除金属层80的剩余部分。否则，金属层80的各个部分将使相邻U型部短路。用于去除金属层80的剩余部分的刻蚀过程可以相对于下面的介电层41选择，也就是，刻蚀过程不影响或至少基本上不影响介电层41。[0065]然后，如图1lD和图12D中所示，再次利用介电材料43填充或充满沟槽，随后对其顶面进行平面化，使得分别暴露出第一垂直部分11和12的顶端111和121。
[0066]在图1lE和图12E中所示的另外的步骤中，第一导体路径14形成在平面化介电材料43的平面化顶面和顶端111、121，使得导体路径14如以上参照图2所说明的导电地串联连接U型部。例如，合适的介电材料43包括一个以下材料或至少两个以下材料的组合或由一个以下材料或至少两个以下材料的组合组成:二氧化硅(SiO2)、热氧化物、CVD氧化物、酰亚胺、环氧树脂。
[0067]可以通过将例如金属或掺杂多晶半导体材料的导体材料的连续层沉积在平面化的介电材料43的平面化顶面和顶端111、121上并通过对导电材料进行结构化从而获得所需数量的导体路径14，来形成导体路径14。
[0068]现在参考图13A到图13J和图14A到图14J，将说明用于制造具有单片集成线圈的半导体元件的第三方法。在该第三方法中，通过电镀种子层形成第一U型导电部，即，两个第一垂直部分11、12和第一连接部分13。图14x (X=A…J)对应于图13x，如果存在图13x中标记的各个横截面，那么图14x是剖视图，否则是顶视图。
[0069]在第三方法中，以与参考图9A到图9F和图1OA到图1OF所述的方式相同的方式制造如图9F和图1OF中所示的装置，但是不将导电层70沉积在阻挡层60上。各个装置在图13A和图14A中示出。
[0070]连续扩散阻挡 层(例如厚度从20nm导体500nm的TiW (钨化钛))60和厚度从例如20nm到500nm的金属种子层85，沉积在介电层41上，参考图13B和图14B。例如，种子层85可以包括一个以下金属或至少两个以下金属的组合或由一个以下金属或至少两个以下金属的组合构成:铬(Cr)、铜(Cu)、镍(Ni)、|fi(Pd)。
[0071]在如图13C和图14C中所示的随后步骤中，利用掩模材料42填充或充满剩余沟槽35。然后，对掩模材料42的顶面进行平面化，如图13D和图14D中所示，光致抗蚀剂层51形成在平面化的掩模材料42上并被以光刻的方式进行结构化。然后，结构化的光致抗蚀剂层51用作各向异性刻蚀掩模材料42的掩模。相对于种子层85选择性地执行各向异性刻蚀掩模材料42。也就是，不去除或基本不去除种子层85的材料。结果是结构化的掩模层(参见图13E和图14E)用作如图13F和图14F中所示的随后电镀过程中的掩模。可选地，可以去除结构化的光致抗蚀剂层51。
[0072]对于电镀，该装置浸入包括用于电镀种子层的金属离子的溶液中。利用具有负极101和正极102的直流电源100执行电镀。负极101导电地连接连续种子层85，正极导电地连接阳极105。可选地，阳极105可以包括要电镀在种子层85上的金属或由该金属构成。由直流电源100提供的电压使得带正电金属离子朝着种子层85中未被掩模材料42覆盖的区域中移动并涂覆在种子层85上，从而在连续种子层85上形成结构化的金属70。在完成电镀之后，去除掩模材料42，参见图13G和图14G。然后，通过利用结构化的金属70作为掩模对种子层85和阻挡层60进行充分刻蚀，来对包括下面的扩散阻挡层60的连续种子层85进行结构化。即，还刻蚀掉少量的结构化金属70。
[0073]然后，如图13H和图14H中所示，再次利用介电材料43填充或充满沟槽，随后在其顶面对其进行平面化，使得分别暴露出第一垂直部分11和12的顶端111和121，参见图131和图141。[0074]在图13J和图14J中所示的另外的步骤中，第一导体路径14形成在平面化的介电材料43的平面化顶面和顶端111、121，使得导体路径14如上关于图2所述地导电地串联连接U型部。例如，合适的介电材料43包括一个以下材料或至少两个以下材料的组合或由一个以下材料或至少两个以下材料的组合构成:二氧化硅(SiO2)、CVD氧化物、环氧树脂、酰亚胺。
[0075]现在参考图15A到图151和图16A到图161，将说明用于制造具有单片集成线圈的半导体元件的第四方法。在该第四方法中，通过无电极(例如，非电)电镀种子层形成第一U型导电部，即，两个第一垂直部分11、12和第一连接部分13。图16x (X=A…I)对应于图15x，如果存在图15x中标记的各个横截面，那么图16x是剖视图，否则是顶视图。
[0076]在第四方法中，与参考图13A到图13B和图14A到图14F描述的方式相同的方式制造如图13B和图14B中所示的装置。各个装置还分别在图15A和图16中示出。
[0077]在图15B和图16B中所示的随后步骤中，利用掩模材料42 (例如氧化物、酰亚胺、光致抗蚀剂、绝缘体或碳)完全填充或充满剩余的沟槽35。然后，对掩模材料42的顶面进行平面化，光致抗蚀剂层51形成在平面化的掩模材料42上并以光刻方式被结构化。然后，结构化的光致抗蚀剂层51用作各向异性刻蚀掩模材料42的掩模，参见图15C和图16C。相对于种子层85选择性地执行各向异性刻蚀掩模材料42。也就是，不去除或基本不去除种子层85的材料。因此，结构化的掩模层42重叠连续种子层85。
[0078]在随后的刻蚀过程中结构化的掩模层42用作掩模，其中在未覆盖掩模材料42的区域中刻蚀掉种子层85和下面的阻挡层60 (参见图15D)。相对于阻挡层60选择性地执行可以是各向同性或各向异性的刻蚀。也就是，不去除或基本不去除阻挡层60的材料。可选地，可以在刻蚀种子层85之前或刻蚀种子层85期间去除结构化的光致抗蚀剂层51。
[0079]在完成种`子层85的刻蚀之后，如图15E和图16E中所示去除掩模材料42，并暴露结构化的种子层85。
[0080]为了利用电镀金属对结构化的种子层85实现无电极(例如，非电)电镀，该装置浸入含有电镀金属的传统电镀溶液中。在无电极电镀期间，利用电镀金属70镀在结构化的种子层85的表面而不是介电层41的表面。在完成无电极电镀之后,参见图15F和图16F,呈现如图1所述的部分完成的线圈。部分完成的线圈具有导电第一U型部，每个导电第一U型部包括第一垂直部分11、12和第一连接部分13。每个第一 U型部包括结构化的种子层85的U型部和电镀金属70的上面覆盖的U型部。
[0081]然后，如图15G和图16G中所示，再次利用介电材料43填充或充满沟槽，随后在其顶面对其进行平面化，使得分别暴露第一垂直部分11和12的顶端111和121，参见图15H和图16H。
[0082]在图151和图161中所示的另外的步骤中，第一导体路径14形成在平面化的介电材料43的平面化顶面和顶端111、121，使得导体路径14如上关于图2所述地导电地串联连接U型部。例如，合适的介电材料43包括一个以下材料或至少两个以下材料的组合或由一个以下材料或至少两个以下材料的组合构成:二氧化硅(SiO2)、CVD氧化物、环氧树脂、酰亚胺。
[0083]现在参考图17A，示出与第二线圈20共用共同磁芯4的第一线圈10的透视图。在图17B中示出剖视图。不同于图4和图8的装置，第一线圈10的绕组I和第二线圈20的绕组2不封闭共同体积。换句话说，第一线圈10和第二线圈20互相邻近地布置。这允许同时制造第一线圈10和第二线圈20，特别是利用以上所述的方法中的一种。
[0084]如上所述，用作第一线圈10和第二线圈20的铁芯的磁芯4可以由均匀地分布在磁芯4上的磁材料或铁磁材料或亚铁磁材料制造。可替换地，如图17B中所示，磁芯4可以具有包含许多磁层或铁磁层45的层叠结构，这些许多层通过中间介电或低欧姆层46互相电绝缘，从而避免或降低涡电流。例如，铁磁层45可以包括镍(Ni )、铁(Fe )、或镍(Ni )和铁(Fe)的混合物或铁磁或亚铁磁金属粉末或由这些材料构成，并且这些材料嵌入介电隔离元件中。
[0085]根据本发明，如以上实施例中所述，具有例如层叠结构或均匀结构的磁芯4可以用作单个线圈10的铁芯(例如，在单个线圈10用作感应率(inductivity)的情况下),或用作具有至少两个线圈10、20的共同铁芯。在后一种情况中，如果两个线圈10、20互相电绝缘，那么至少两个线圈10、20和磁芯4可以构成变压器。一般地，只具有一个线圈10或具有至少两个线圈10、20的任何装置可以与插入线圈10、20中的磁芯4 一起使用，或无磁芯4地使用。从本发明的意义来说，如果线圈10、20的内部具有约I和/或小于I的相对磁导率yr，那么线圈10、20视为不包括磁芯4。如果设置磁芯4，那么该铁芯可以包括例如可以由电介质43 (参见图9L、图9Μ、图9Ν、图10L、图10Μ、图10Ν、图13Η、图131、图13J、图14Η、图141、图14J、图15G、图15Η、图151、图16G、图16Η、图161)包围的空腔。
[0086]以上所述的线圈和装置中任一个的半导体主体3可以包括除了至少一个线圈10、20之外的一个或多个有源电子元件，例如像MOSFET (金属氧化物半导体场效应晶体管)的场效应晶体管、IGBT (绝缘栅双极型晶体管)、JFET (结型场效应晶体管)、TEDFET (沟槽扩展漏极场效应晶体管)、二极管。该装置的示例在图18中示出。该装置还未完成。第一线圈10与场效应晶体管或IGBT单片集成于相同的半导体主体3。场效应晶体管包括布置在沟槽38中和/或半导体主体3的表面上的栅电极71和布置在沟槽39中的可选场电极或沟槽电容器72，后者可以电连接要制作的源电极。栅电极71和场电极或电容器电极72都布置在半导体元件的有源区域30中，并由与第一线圈10的第一(在该实施例中U型)部相同的导电层70的一部分形成。也就是，栅电极71、场电极72和第一线圈10的(在该实施例中U型)部可以同时制造。此外，第二线圈20或甚至更多这样线圈可以单片集成于半导体主体3中。
[0087]在图18中还示出，第一线圈10可以布置为远离底面32。例如，在第一线圈10和底面32之间的距离d32可以至少为10 μ m。半导体主体3的厚度D3和距离d32之差d70=D3-d32可以是例如在I μ m至Ij 10 μ m的范围内，和/或至少是5 μ m,而不管d32距离如何。半导体主体3的厚度D3可以是例如至少20 μ m。厚度D3_d32与部分绕组19从顶面31延伸到半导体主体3的深度d70相同。如果线圈定位在芯片边缘，那么线圈可以延伸得与功率晶体管或IGBT的垂直漂移区域一样深或比该垂直漂移区域更深。因此，差D3-d32可以在从5μπι到20μπκ到60μπκ到150 μ m、甚至到300 μ m的范围内。
[0088]根据图19A中所示的另外的示例，包括与可控半导体开关7单片集成于相同半导体主体3的第一线圈10和第二线圈20的变压器可以用于电去耦用于控制可控半导体开关7的控制信号。为此，第一线圈10和第二线圈20构成变压器。第一线圈10与第二线圈20以介电的方式绝缘。第一驱动电路Dl的输出端电连接第一线圈10。因此，由第一驱动电路Dl提供的输出信号SI使得在电连接至第二驱动电路D2的输入端的第二线圈20中产生信号S20。第二驱动电路D2也可以单片集成于半导体主体3。第二驱动电路D2的输出端电连接至可控半导体开关7的栅电极71。在其输出端，第二驱动电路D2提供取决于信号SI和S20的信号S2。例如，信号S1、S20、和S2可以用于在导电接通状态和断电关闭状态之间连续地切换可控半导体开关。这种设备可以用于例如反相器、整流器、或任何其他功率变换器。
[0089]可选地，还是如图19A中所示，变压器可以包括铁芯4。可替换地，变压器可以是无芯的。与包括磁芯4的变压器相比较，利用无芯变压器可以实现半导体开关7的更高切换频率。
[0090]还是根据图19B中所示的另外的示例，包括与可控半导体开关7单片集成于相同半导体主体3的第一线圈10和第二线圈20的变压器可以用于电去耦由可控半导体开关7产生的输出信号。再次，第一线圈10和第二线圈20构成变压器。第一线圈10与第二线圈20以介电的方式绝缘。第一线圈10电连接可控半导体开关7。通过第一线圈10的电流Iiq可以由可控半导体开关7调制。可选地，驱动电路D3可以用于调制可控半导体开关7。驱动电路D3可以单片集成于半导体主体3，或者可替换地设置在与半导体主体3分离的组件中。在其输出端，驱动电路D3提供信号S3。例如，信号S3可以用于在导电接通状态和断电关闭状态之间连续地切换可控半导体开关7。
[0091]如果另外的电子元件电连接第二线圈20，那么另外的电子元件可以由通过第二线圈20的电流I2tl控制，该电流I2tl是由通过第一线圈10的电流Iltl引起的。通过变压器与可控半导体开关7电去耦的另外的电子元件可以单片集成于半导体主体3或作为分离的器件设置。
[0092]可选地，还是如图19B中所示，变压器可以包括铁芯4。可替换地，变压器可以是无芯的。
[0093]原理上，代替可控半导体开关7或除了可控半导体开关7之外，任何其他有源半导体器件也可以连同线圈10或连同具有线圈10和20的变压器单片集成于半导体主体3中。
[0094]现在参考图20，示意性地示出TEDFET。TEDFET的结构和功能原理可以与在W02007/012490A2中描述的TEDFET的结构和功能原理相同。该文献通过引用结合于本申请中。
[0095]图20的TEDFET包括半导体主体3，并具有漂移区域75和漂移控制区域76。在漂移控制区域76和漂移区域75之间，布置薄的介电层77。进一步，环形边缘终端结构78包围TEDFET的有源区域。边缘终端结构78可以具有任何传统的结构，像场环、场板、VLD结构(VLD=横向变掺杂)等等。
[0096]TEDFET是垂直半导体元件，也就是，通过漂移区域75的电流流动方向基本上垂直于顶面31和底面32。因此，特别地在有源区域的边缘区域出现由电流引起的磁场。
[0097]因为磁场强度是通过漂移区域75的电流强度的度量，所以其轴平行于磁场矢量的集成感测线圈中的电磁感应的检测允许确定电流的时间变化率。为此,在以上示例中描述的第一线圈10可以用作感测线圈。在图20中，示出单片布置于半导体主体3中的感测线圈10的许多可能方式和位置中的两个。
[0098]布置第一(感测)线圈20的第一可能位置是在边缘终端78内部，例如在最外部漂移控制区域76和边缘终端78之间。线圈轴15可以平行于顶面31和底面32延伸。
[0099]第二可能位置是在边缘终端78内部或外部，例如在漂移控制区域76的任意一个内。此时,线圈轴15可以平行于顶面31和底面32延伸。
[0100]在先前的实施例中，第一线圈10和第二线圈20被描述为具有导电第一 U型部分绕组19。然而，本发明可以利用任何其他形状实现。一般地，只需要部分绕组19具有两个顶端111、121。在每个部分绕组19中，部分绕组19和底面32之间的距离小于其顶端111、121和底面32之间的距离。无论线圈10、20的部分绕组19的形状如何，线圈10、20可以利用任何以上所述方法制造，并且可以在以上所述的相同应用中使用具有磁芯或无磁芯的线
圈 10,20ο
[0101]第一线圈10的另外的实施例在图21中示出。该实施例对应于图1的实施例，唯一差别在于，该实施例中没有连接部分13。也就是，部分11和12在其最底端直接相互连接。完成的线圈10在对应于图2的图22中示出。根据图23的剖视图，部分11和12可以包括角度β。可选地，每个部分11和12可以相对底面32的法线方向η倾斜角度a。用于制造这种线圈10的沟槽35可以具有三角形横截面。该沟槽35可以有利地通过利用合适的刻蚀剂湿法刻蚀半导体主体3直接实现，例如如果半导体主体3基于硅，那么刻蚀剂是KOH(氢氧化钾)。在具有三角形横截面的线圈10的情况下，角度β可以是例如在从-120°到+120°的范围内。在氢氧化钾刻蚀100个硅平面的情况中，角度α是例如54.7°。
[0102]诸如“在...下面”、“在...下方”、“下部”、“在…上方”、“上部”等等的空间关系术语用于方便描述一个器件相对于第二个器件的位置。这些术语旨在涵盖除了与附图中所述的那些不同的方位之外的设备的不同方位。进一步，诸如“第一”、“第二”等等的术语还可以用于描述不同器件 、区域、部分等等，并且也并不是意旨限制性的。贯穿说明书相似的参考标号表不相似器件。
[0103]本文中使用的术语“具有”、“含有”、“包括”、“包含”等等都是表明存在所陈述的元件或特征但不排除额外的元件或特征的开放式术语。冠词“一(a)”、“一个(an)”、和“该(the)”意旨包括复数和单数，除非上下文明确地指出不同。
[0104]尽管本文中已经示出和描述了具体的实施例，但是本领域的普通技术人员将理解，在不背离本发明的保护范围的情况下，可以使用多种可选和/或等效的实施来代替所示和描述的具体实施例。本申请意旨涵盖本文中讨论的具体实施例的任何调整或变化。因此，本发明只由权利要求和其等效物限定。
【权利要求】
1.一种半导体兀件,包含: 包含顶面和底面的半导体主体，所述顶面和所述底面是所述半导体主体的具有最大面积的面；以及 第一线圈，所述第一线圈单片集成于所述半导体主体中； 所述第一线圈包括N个第一绕组，其中N≤I ； 所述第一线圈被布置为远离所述底面；以及 所述第一线圈包含在与所述底面的表面法线不同的方向上延伸的第一线圈轴。
2.根据权利要求1所述的半导体元件，其中，所述第一线圈轴平行于所述底面延伸。
3.根据权利要求1所述的半导体元件，其中，半导体材料的连续层布置在所述第一线圈和所述底面之间，以及其中垂直于所述底面延伸并与第一绕组相交的每个直线还与所述连续层相交。
4.根据权利要求1所述的半导体元件，其中 所述半导体主体包含第一沟槽，所述第一沟槽包含具有掺杂或未掺杂半导体材料的连续表面；以及 所述第一线圈至少部分地布置在所述第一沟槽中。
5.根据权利要求1所述的半导体元件,其中 所述第一线圈包含至少两个第一绕组， 其中，至少两个所述第一绕组包含相同形状和尺寸。
6.根据权利要求1所述的半导体元件,其中 每个所述第一绕组包含部分绕组。
7.根据权利要求6所述的半导体元件，其中 每个所述部分绕组包含两个第一垂直部分和电连接所述第一垂直部分的第一连接部分，其中所述两个第一垂直部分均从所述第一连接部分朝着所述顶面延伸；以及所述两个第一垂直部分在每个情况下包含不平行于所述底面的方位。
8.根据权利要求6所述的半导体元件，其中 每个所述部分绕组包含具有在-120°和+120°之间的角度的两个第一部分。
9.根据权利要求6所述的半导体元件，其中，每个所述部分绕组包含以下材料中的一种: 未掺杂多晶半导体材料；掺杂多晶半导体材料；硅化物；金属；硅化物和掺杂或未掺杂半导体材料的组合。
10.根据权利要求1所述的半导体元件,其中 所述第一线圈包含两个第一绕组； 每个所述第一绕组包含两个第一垂直部分和电连接所述第一垂直部分的第一连接部分； 所述两个第一垂直部分从所述第一连接部分朝着所述顶面延伸；以及 第一导体路径布置在所述顶面并且导电地连接所述第一绕组。
11.根据权利要求10所述的半导体元件，其中，所述第一导体路径布置在所述顶面。
12.根据权利要求10所述的半导体元件，其中，所述第一导体路径包含以下材料中的一种或由以下材料中的一种构成:未掺杂多晶半导体材料；掺杂多晶半导体材料；硅化物；金属；硅化物和掺杂或未掺杂半导体材料的组合。
13.根据权利要求1所述的半导体元件，包含电绝缘所述第一线圈和所述半导体主体的第一电介质。
14.根据权利要求1所述的半导体元件，包含布置在所述第一线圈内部的磁芯。
15.根据权利要求1所述的半导体元件，包含单片集成于所述半导体主体中的第二线圈，所述第二线圈包含K个第二绕组，其中KS 1，所述第二线圈与所述第一线圈电绝缘。
16.根据权利要求15所述的半导体元件，包含布置在所述第一线圈和所述第二线圈两者内部的磁芯。
17.根据权利要求15所述的半导体元件，其中，所述第二线圈布置在所述第一线圈外部并邻近所述第一线圈。
18.根据权利要求15所述的半导体元件，其中，所述第一线圈包围第一内部区域，且所述第二线圈包围与所述第一内部区域重叠的第二内部区域。
19.根据权利要求1所述的半导体元件，包含有源半导体区域，其中所述第一线圈形成能够检测由通过所述有源半导体区域的电流引起的磁场的电磁感应的检测器。
20.根据权利要求1所述的半导体元件,包含单片集成于所述半导体主体中的可控半导体器件，所述可控半导体器件包含控制电极，形成在所述第一线圈和所述控制电极之间的信号路径用于将来自所述第一线圈的电信号传输至所述控制电极。
21.根据权利要求1所述的半导体元件，其中，所述第一线圈在垂直于所述底面的方向上延伸入所述半导体主体中至少5 μ m。
22.一种制造半导体元件的方法，所述半导体元件具有单片集成于半导体主体中的线圈，所述方法包含: 提供具有顶面和底面的所述半导体主体； 制作从所述顶面延伸入所述半导体主体中的第一沟槽； 同时制作导电第一部分绕组和导电第二部分绕组，所述第一部分绕组布置在所述第一沟槽的表面上并包含两个顶端，以及所述第一部分绕组布置在所述第一沟槽的所述表面上并包含两个顶端，其中所述第一部分绕组与所第二部分绕组电绝缘，以及 在所述顶面上制作导体路径，所述导体路径将所述第一部分绕组的第一端中的一个和所述第二部分绕组的第一端中的一个导电地连接。
23.根据权利要求22所述的方法，包含: 通过将导电材料沉积在所述第一沟槽的所述表面上来制作所述第一部分绕组和所述第二部分绕组；以及 对所述导电材料进行结构化，由此获得所述第一部分绕组和所述第二部分绕组。
24.根据权利要求22所述的方法，包含: 通过进行以下步骤来制作所述第一部分绕组和所述第二部分绕组: 将种子层沉积在所述第一沟槽的所述表面上； 在所述种子层上形成包含开口的结构化的掩模层； 电镀所述种子层； 去除所述结构化的掩模层；去除所述种子层的未电镀的部分中的种子层，由此获得所述第一部分绕组和第二部分绕组； 利用电介质至少部分地填充所述第一沟槽；以及 将所述第一导体路径沉积在所述电介质上。
25.根据权利要求22所述的方法，包含: 通过进行以下步骤来制作所述第一部分绕组和所述第二部分绕组: 在所述第一沟槽的所述表面上制作结构化的种子层，所述结构化的种子层包含彼此远离地布置的部分； 无电极电镀所述种子层的所述部分，由此获得所述第一部分绕组和所述第二部分绕组，其中所述第一部分绕组和所述第二部分绕组彼此电绝缘；以及利用电介质至少部分地填充所述第一沟槽； 将所述第一导体路径沉积在所述电介质上。
26.根据权利要求22所述的方法，包含: 在所述第一沟槽的电绝缘或非电绝缘表面上制作掺杂或未掺杂多晶硅的结构化层，所述结构化层包含彼此远离布置的部分；` 将金属层沉积在所述掺杂或未掺杂多晶娃的所述结构化层上； 退火所述金属层和所述掺杂或未掺杂多晶硅的所述结构化层，由此由硅和所述金属层的金属形成硅化物并形成所述第一部分绕组和所述第二部分绕组； 至少部分地去除所述剩余非硅化金属层，使得所述第一部分绕组和所述第二部分绕组互相电绝缘； 利用电介质至少部分地填充所述第一沟槽；以及 将所述第一导体路径沉积在所述电介质上。
27.根据权利要求22所述的方法，包含: 制作单片集成于所述半导体主体中的可控半导体器件，所述可控半导体器件包含布置在所述顶面或第二沟槽中的控制电极，其中在导电材料的共沉积过程期间形成所述控制电极的至少一部分、所述第一部分绕组的至少一部分和所述第二部分绕组的至少一部分。
【文档编号】H01L23/64GK103700650SQ201310317338
【公开日】2014年4月2日 申请日期:2013年7月25日 优先权日:2012年7月27日
【发明者】约阿希姆·魏尔斯, 凯夫尼·布埃越克塔斯, 弗朗茨·赫尔莱尔, 安东·毛德 申请人:英飞凌科技奥地利有限公司