用于高压场平衡金属氧化物场效应晶体管的端接结构及其制备方法
【专利摘要】本发明提出了一种用于高压半导体晶体管器件的端接结构。端接结构由至少两个端接区，以及在本体层和器件边缘之间的断路器构成。配置第一区域，用于扩散器件中的电场。配置第二区域，以便平滑地使电场退回到器件顶面。断路器防止器件的边缘短路。要强调的是，本摘要必须使研究人员或其他读者快速掌握技术说明书的主旨内容，本摘要符合以上要求。应明确，本摘要将不用于解释或局限权利要求书的范围或意图。
【专利说明】用于高压场平衡金属氧化物场效应晶体管的端接结构及其制备方法
【技术领域】
[0001]本发明涉及半导体功率器件，更确切地说，具体涉及用于场平衡金属氧化物场效应晶体管的端接结构的新型结构与制备方法。
【背景技术】
[0002]配置和制备高压半导体功率器件的传统技术出于各种权衡考虑，在进一步提升性能方面，仍然面临许多困难与局限。在垂直半导体功率器件中，作为性能属性的漏源电阻(即导通状态电阻，通常用RdsA表示(即漏源电阻X有源区))，与功率器件可承受的击穿电压之间存在一种取舍关系。通常认可的击穿电压(BV)和RdsA之间的关系表示为:RdsA与BV2 5成正比。为了降低RdsA，制备的外延层掺杂浓度较高。然而，重掺杂外延层也会降低半导体功率器件可承受的击穿电压。
[0003]正是在这一前提下，提出了本发明所述的实施例。
【发明内容】
[0004]本发明提供一种用于高压场平衡金属氧化物场效应晶体管的端接结构及其制备方法，提升高压半导体功率器件性能，可削弱局域击穿效果，承受更高的击穿电压。
[0005]为实现上述目的，本发明提供一种半导体器件，其特点是，该器件包含:
一个第一导电类型的半导体衬底；
一个第一导电类型的外延层，其沉积在半导体衬底的顶面上，外延层包含一个重掺杂的表面屏蔽区，该表面屏蔽区沉积在轻掺杂的电压闭锁区上方；
一个有源晶胞阵列，其包含一个与第一导电类型相反的第二导电类型的本体区，一个第一导电类型的源极区，以及一个沉积在表面屏蔽区顶面附近的栅极、一个沉积在半导体衬底底面上的漏极，若干个形成在表面屏蔽区中的沟槽，其中用沟槽绝缘材料内衬沟槽，用导电沟槽填充材料填充沟槽，配置沟槽与表面屏蔽区上方的源极电极电接触，与源极区以及若干个第二导电类型的掩埋掺杂区电接触，其中每个掩埋掺杂区都沉积在若干个沟槽中的其中一个沟槽的下方，其中掩埋掺杂区延伸到与表面屏蔽区的底面深度相同的地方；一个包围着有源晶胞阵列的端接区，该端接区包含两个或若干个区域，以及一个断路器，该断路器用于防止本体层和半导体器件的边缘之间出现短路；端接区形成在外延层中，端接区包含若干个端接结构，每个端接结构都包含一个沟槽屏蔽电极和一个第二导电类型的掩埋掺杂区，使得沟槽和掩埋区的总深度与表面屏蔽区的深度相同；
最靠近有源区的第一区域中的每个端接结构都包含一个电接头，该电接头在其沟槽屏蔽电极和靠近有源晶胞阵列的那部分本体层之间；并且
第二区域中的每个端接结构都包含一个电接头，该电接头在其沟槽屏蔽电极和远离有源晶胞阵列的那部分本体层之间，随着与有源晶胞阵列的距离增大，第二区域中每个端接结构之间的距离也随之增大。[0006]其中通过一个导电类型与本体和掩埋掺杂区相同的链接区，将掩埋掺杂区连接到本体层上，链接区沿沟槽的侧壁沉积。
[0007]上述断路器是一个由浮动电极构成的第三端接区，该断路器用于断开本体区和链接区之间，浮动电极形成在两个额外的端接结构之间，每个额外的端接结构都包含一个沟槽屏蔽电极和一个第二导电类型的掩埋掺杂区，沟槽和掩埋区的总深度与表面屏蔽区的深度大致相同。
[0008]其中通过一部分沉积在本体层和掩埋掺杂区之间的表面屏蔽区，构成断路器。
[0009]上述有源晶胞阵列中的每个有源晶胞结构都是场平衡金属氧化物场效应晶体管。
[0010]其中配置外延层以及形成在其中的结构，使表面屏蔽区充分掺杂，可承受半导体器件击穿电压的1/3，并且使电压闭锁区充分掺杂，可承受半导体器件击穿电压的2/3。
[0011]上述表面屏蔽区的掺杂浓度比电压闭锁区的掺杂浓度大5-100倍。
[0012]一种具有有源晶胞阵列和端接区的半导体器件的制备方法，其特点是，该方法包含以下步骤:
制备一个第一导电类型的半导体衬底；
一个第一导电类型的外延层，其沉积在半导体衬底的顶面上，外延层包含一个重掺杂的表面屏蔽区，该表面屏蔽区沉积在轻掺杂的电压闭锁区上方；
制备一个有源晶胞阵列，其包含一个与第一导电类型相反的第二导电类型的本体区，一个第一导电类型的源极区，以及一个沉积在表面屏蔽区顶面附近的栅极、一个沉积在半导体衬底底面上的漏极，若干个形成在表面屏蔽区中的沟槽，其中用沟槽绝缘材料内衬沟槽，用导电沟槽填充材料填充沟槽，配置沟槽与表面屏蔽区上方的源极电极电接触，与源极区以及若干个第二导电类型的掩埋掺杂区电接触，其中每个掩埋掺杂区都沉积在若干个沟槽中的其中一个沟槽的下方，其中掩埋掺杂区延伸到与表面屏蔽区的底面深度相同的地方；
制备一个包围着有源晶胞阵列的端接区，该端接区包含两个或若干个区域，以及一个断路器，其用于防止本体层和半导体器件的边缘之间出现短路；端接区形成在外延层中，端接区包含若干个端接结构，每个端接结构都包含一个沟槽屏蔽电极和一个第二导电类型的掩埋掺杂区，使得沟槽和掩埋区的总深度与表面屏蔽区的深度大致相同；
最靠近有源区的第一区域中的每个端接结构都包含一个电接头，该电接头在其沟槽屏蔽电极和靠近有源晶胞阵列的那部分本体层之间；并且
第二区域中的每个端接结构都包含一个电接头，该电接头在其沟槽屏蔽电极和远离有源晶胞阵列的那部分本体层之间，随着与有源晶胞阵列的距离增大，第二区域中每个端接结构之间的距离也随之增大。
[0013]其中通过一个导电类型与本体和掩埋掺杂区相同的链接区，将掩埋掺杂区连接到本体层，链接区沿沟槽的侧壁沉积。
[0014]上述断路器是一个由浮动电极构成的第三端接区，该断路器用于断开本体区和链接区之间，浮动电极形成在两个额外的端接结构之间，每个额外的端接结构都包含一个沟槽屏蔽电极和一个第二导电类型的掩埋掺杂区，其中沟槽和掩埋区的总深度与表面屏蔽区的深度大致相同。
[0015]其中通过一部分沉积在本体层和掩埋掺杂区之间的表面屏蔽区，构成断路器。[0016]上述有源晶胞阵列中的每个有源晶胞结构都是场平衡金属氧化物场效应晶体管。
[0017]其中配置外延层以及形成在其中的结构，使表面屏蔽区充分掺杂，可承受半导体器件击穿电压的1/3，并且使电压闭锁区充分掺杂，可承受半导体器件击穿电压的2/3。
[0018]一种具有有源晶胞阵列和端接区的半导体器件的制备方法，其特点是，该方法包含以下步骤:
制备一个第一导电类型的外延层，其沉积在第一导电类型的半导体衬底的顶面上，夕卜延层包含有一个重掺杂的表面屏蔽区，该表面屏蔽区沉积在轻掺杂的电压闭锁区上方；在外延层中制备若干个沟槽，其中若干个沟槽包含第一子集沟槽，对应有源晶胞阵列中的若干个有源晶胞器件，以及第二子集沟槽，对应有源晶胞阵列周围端接区中的若干个端接结构；
将第二导电类型的掺杂物注入到沟槽子集底部，构成掩埋掺杂区，其中第二导电类型与第一导电类型相反，其中每个掩埋掺杂区都位于若干个沟槽中的其中一个沟槽的下方，其中每个掩埋掺杂区都延伸到与表面屏蔽区底面相同深度的地方；
沟槽侧壁内衬氧化物等绝缘物；
沟槽的剩余部分用导电材料填充，形成沟槽屏蔽电极；
第二导电类型的掺杂物注入到外延层中，在沟槽附近形成本体区；
第一导电类型的掺杂物注入到本体区中，在沟槽附近构成源极区，对应有源晶胞阵列中的有源器件；
在邻近沟槽之间的有源晶胞阵列中，制备栅极电极，邻近沟槽沉积在表面屏蔽区的顶面附近；
其中最靠近有源晶胞阵列的第一区域中每个端接结构，都包含一个电接头，该电接头在其沟槽屏蔽电极和靠近有源晶胞阵列的那部分本体层之间；并且
其中第二区域中的每个端接结构，都包含一个电接头，该电接头在其沟槽屏蔽电极和远离有源晶胞阵列的那部分本体层之间，随着离有源晶胞阵列的距离增大，第二区域中每个端接结构之间的距离也随之增大。
[0019]本发明用于高压场平衡金属氧化物场效应晶体管的端接结构及其制备方法和现有技术相比，其优点在于，本发明提升高压半导体功率器件性能，可削弱局域击穿效果，承受更高的击穿电压。
【专利附图】
【附图说明】
[0020]阅读以下详细说明并参照附图之后，本发明的其他特点和优势将显而易见，其中:
图1为一种场平衡金属氧化物场效应晶体管器件的示意图；
图2A为现有技术的一种掩埋保护环端接结构的示意图；
图2B为现有技术的一种结端接延伸端接结构的示意图；
图3A为本发明的第一实施例的有源区和端接区的器件晶片的俯视图；
图3B为本发明的第一实施例的电势图的端接区的剖面图；
图4A-4C为本发明的第一实施例，端接区内三个不同端接区的剖面图；
图5A为本发明的第二实施例的有源区和端接区的器件晶片的俯视图；图5B为本发明的第二实施例的电势图的端接区的剖面图；
图6A-6B为本发明的第二实施例，端接区内两个不同端接区的剖面图。
【具体实施方式】
[0021]尽管为了解释说明，以下详细说明包含了许多具体细节，但是本领域的技术人员应明确以下细节的各种变化和修正都属于本发明的范围。因此，提出以下本发明的典型实施例，并没有使所声明的方面损失任何普遍性，也没有提出任何局限。在下文中，N型器件用于解释说明。利用相同的工艺，相反的导电类型，就可以制备P型器件。
[0022]在以下详细说明中，参照附图，表示本发明可以实施的典型实施例。就这一点而言，根据图中所示方向，使用“顶部”、“底部”、“正面”、“背面”、“向前”、“向后”等方向术语。由于本发明实施例的零部件，可以位于各种不同方向上，因此所用的方向术语仅用于解释说明，不用于局限。应明确，无需偏离本发明的范围，就能实现其他实施例，做出结构或逻辑上的变化。因此，以下详细说明不用于局限，本发明的范围应由所附的权利要求书限定。
[0023]相关串请案的交叉参照
本申请案是关于2011年10月25日存档的共同受让的、共同待决的申请序列号13/199，381的申请案，特此引用其全文，以作参考。
[0024]本申请案是关于共同受让的、共同待决的申请序列号13/ ， ’ _的申请
案，即Guan Lingpeng等人发明的题为《用于高压半导体器件的拐角布局》(代理人案号AN0-055/US )，与本申请案在同一天存档，特此弓丨用其全文，以作参考。
[0025]本申请案是关于共同受让的、共同待决的申请序列号13/ ， ’ _的申请
案，即Anup Bhalla等人发明的题为《高压场平衡金属氧化物场效应晶体管》(代理人案号AN0-056/US )，与本申请案在同一天存档，特此弓丨用其全文，以作参考。
[0026]引言
场平衡金属氧化物场效应晶体管(FBM)的独特设计，可以大幅提高器件的BV，同时最小限度地增大RdsA。如图1所示，FBM器件100的基本结构。在FBM器件中，BV在表面屏蔽区104和电压闭锁区103之间分开。作为示例，但不作为局限，所设计的FBM器件的660V的BV可以使表面屏蔽区104承受140V，使电压闭锁区103承受520V。电压闭锁区103作为传统的外延层，遵循下述关系式:RdsA - BV2 50因此，由于电压闭锁区103所承受的电压从660V降至520V，导致RdsA成比例地降低(660/520) 2 5=1.81。例如，如果器件的RdsA 一开始是82m Ω ^cm2,那么外延层必须承受整体的660V，电压闭锁区103只需承受520V，仅仅需要降低 45.2 ι?Ω.cm2 的 RdsA。
[0027]配置表面屏蔽区104，承受剩余的电压，增大的电阻可忽略不计。为了达到上述目标，使RdsA最小，要重掺杂表面屏蔽区104。然而,掺杂浓度增大后,外延层本身无法承受足够的电压。因此，必须对表面屏蔽区104进行电荷补偿。电荷补偿由两个单独的部分进行:Cl)由氧化物107制成的MOS电容器，包围着屏蔽电极111 ;以及(2)掩埋P-区109。两种部件均可配置以便各自承受期望的电压量。作为示例，但不作为局限，表面屏蔽区104所承受的电压，由掩埋P-区109承担一半，另一半由氧化物107承担。共同受让的专利申请案
13/ —，_(代理人案号AN0-056-US)中详细说明了 FBM器件，特此引用其全文，以作参考。[0028]在指定的RdsA下，使用FBM器件比传统的MOSFET器件承受的击穿电压BV更高，但是FBM结构本身不能降低指定地点的BV。确切地说，器件晶片边缘处的BV通常远远低于漂流层可承受的BV。为了使器件边缘处的峰值电场最小，需使用端接结构，以削弱局域击穿效果O
[0029]一种这样的端接结构为掩埋保护环。如图2A所示，在P-N结型器件200中的掩埋保护环的基本结构。通过与P-掺杂区206接触的N-掺杂半导体衬底202制备结。P-掺杂区206连接到源极电极214，半导体衬底202与漏极电极205电接触。添加P-掺杂保护环210，可以减弱A区域中P-N结处的电场拥挤。
[0030]保护环结构的作用是通过扩散耗尽层连续通过电势较高的浮动结(环)，减少主P-N结处场拥挤的量。当扩散耗尽层穿通到浮动结时，每个保护环210都是偏置的。为了达到平衡，环的电势将随着周围材料的电势，达到结的嵌入电势之内。
[0031]为了实现降低电场，必需小心谨慎地布置间距。如果保护环210太靠近P-N结，那么大部分的电势将转移到环上，在带有衬底的保护环210结处会发生击穿。如果保护环210距离P-N结太远，那么将没有足够大电势转移到环上，在P-N结处会发生击穿。在衬底中掩埋保护环210，以确保击穿BV的增大不会受到多余的表面电荷的表面局限。然而，为了制备掩埋保护环结构，必须使用额外的掩膜和外延层生长。
[0032]使用结型端接延伸(JTE)是降低如图2B所示的区域A中P-N结处电场拥挤的一种可选方法。在JTE中，通过选择性地增加结上的电荷，可以改变器件边缘处的表面电场。如图2B所示，利用原有技术的JTE，器件201的基本结构。通过与P-掺杂区206相接触的N-掺杂半导体衬底202，制备P-N结。在JTE区209中，增加多余的电荷。JTE区209的效率由增加的电荷量决定(即掺杂浓度)。如果浓度过高，那么JTE仅用于延伸P-N结，击穿将发生在JTE区209的远处右端，而不会增加BV。还可选择，如果JTE区209的浓度过低，那么击穿将发生在P-掺杂区206的末端，而不会增加BV。为了降低最初的P-N结处的电场，必须设计JTE区209，在反向偏压下完全耗尽。在图2B中，虚线213表示耗尽区。当JTE区209完全耗尽时，电场将扩散到JTE区209的这个长度上，而不是拥挤在最初的P-N结处。
[0033]然而，JTE结构易受表面移动离子电荷的影响。该问题会降低端接结构的效率，导致可重复出现的问题。
[0034]端梓结构
本发明的特定实施例涉及一种半导体晶体管器件的端接结构。该端接结构由三个单独的区域组成。配置第一区域，扩散器件内的电场。配置第二区域，平滑地使电场退回到器件顶面。配置第三区域，防止本体层短接至器件晶片的边缘。要注意的是，在某些实施例中，两个或多个区域的功能可以结合在一个可选件中，在结构上配置成一个单独的区域。
[0035]每个区域都包含一个第一半导体层，例如第一导电类型的半导体衬底。第二半导体层，例如第一导电类型的外延层，位于衬底上方。外延层分为表面屏蔽区和电压闭锁区。表面屏蔽区重掺杂，电压闭锁区对表面屏蔽区来说是轻掺杂。每个区域都含有一个或多个结构，包含一个内衬氧化物的深沟槽，用导电材料填充，第二导电类型的掩埋掺杂区位于底部。每个掩埋-掺杂区都连接到本体区。本说明中所述的第一导电类型为N-型，第二导电类型为P-型。本领域的技术人员应明确，可以改变掺杂类型，而无需背离本发明的实施例范围。[0036]在第一区域中，绝缘屏蔽电极填充每个沟槽，并且电连接到靠近有源晶胞阵列的那部分本体层。在第二区域中，绝缘屏蔽电极填充每个沟槽，并且电连接到离有源晶胞阵列较远的那部分本体层。随着距离有源晶胞阵列的距离增大，第二区域的沟槽之间的间距也会增大。这使得电场平滑地退回到器件顶面。在第三区域中，器件结构具有浮动场板，截断了本体区，从而形成一个通道终点。
[0037]本发明的第二实施例涉及用于仅需要两个区域的FBM器件的一种端接结构。配置第一区域，在器件内扩散电场。配置第二区域，平滑地使电场退回到器件顶面。依据本实施例，由于制备FBM器件所需的一个制备工艺中，引入掩埋P-区和本体区之间断开连接，因此不需要第三区域。
[0038]依据第二实施例，这两个区域都含有第一半导体层，例如第一导电类型的半导体衬底。第二半导体层，例如第一导电类型的外延层，位于衬底上方。外延层分为表面屏蔽区和电压闭锁区。表面屏蔽区为重掺杂，电压闭锁区与表面屏蔽区相比，为轻掺杂。每个区域都含有一个或多个结构，每个结构底部都有一个带有第二导电类型的掩埋掺杂区的深沟槽。依据本实施例，可防止掩埋-掺杂区接触本体区。
[0039]在第一区域中，绝缘屏蔽电极填充每个沟槽，并且电连接到靠近有源晶胞阵列的那部分本体层。在第二区域中，绝缘屏蔽电极填充每个沟槽，并且电连接到远离有源晶胞阵列的那部分本体区。随着距离有源晶胞阵列的距离增大，第二区域的沟槽之间的间距也会增大。这使得电场平滑地退回到器件顶面。为了防止本体层和器件晶片边缘之间形成短路，需要在制备FBM器件时，进行额外的掩膜工艺。利用掩膜，在掩埋P-区和本体区之间形成电路断开连接。这样可以避免器件短接至器件晶片的边缘，因此不再需要第三区域(通道终点)。虽然引入了一个额外的工艺步骤，但是使更多的有源晶胞无需使用第三端接区，从而节省很大的空间。
[0040]典型实施例
本发明的第一实施例涉及一种半导体晶体管器件的端接结构，该半导体晶体管器件使用的是掩埋P-区，每个掩埋P-区都连接到本体区。鉴于掩埋P-区和本体区之间的连接，要求使用三区域端接结构。
[0041]如图3A所示，依据本发明的第一实施例，一种器件晶片的俯视图。表示的是一个栅极垫322以及一个端接区321，形成在有源晶胞阵列320周围。有源晶胞阵列320含有多个有源半导体晶体管器件。作为示例，但不作为局限，有源器件可以是如图1所示的FBM器件，在共同所有的专利申请案13/—，—(代理人案号AN0-056/US)中有详细说明，特此引用，以作参考。端接区321包含三个单独的区域。放大虚线框包围的区域，更加清晰地表示端接区321。小部分表示器件晶片的整个外围周长。第一区域321a靠近有源晶胞阵列320，并且包围有源晶胞阵列320的整个外围。第二区域321b直接形成在第一区域外部，包围着第一区域321a的整个外围周长。第三区域321c延伸到器件晶片的边缘。每个区域的宽度都是一个可选结构。要注意的是，设计者可随意调整每个区域各自的宽度，使器件的性能达到最佳。
[0042]所设计的有源器件虽然可以像上述FBM器件那样承受高压，但是受到器件边缘处的BV较低的限制。因此，为了使整个器件的BV达到最大，关键在于合理的设计端接区321。三个端接部分321a、321b和321c在最大化器件边缘处的BV方面，具有各自的功能。[0043]如图3B所示，每个区域如何改变电势图330。在第一端接区321a中，大多数的电势被阻止达到表面。掩埋P-区309耗尽，防止电势趋向器件表面。如上所述，电场扩散至整个耗尽区，因此第一端接区321a能够扩散电场。
[0044]如图4A所示，第一端接区321a中的端接结构400的剖面图。设计第一端接区321a，使有源晶胞区边缘附近的电场迅速扩散。第一端接区321a中的端接器件结构400形成在适当掺杂的(例如N-型)半导体衬底上(图中没有表示出)。在衬底上方，构成电压闭锁区403。要注意的是，图4A仅表不出了电压闭锁区403的顶部。表面屏蔽区404位于电压闭锁区403上方。适当掺杂(例如N-型)两个层，但是表面屏蔽区404的掺杂浓度要高5-100个数量级。作为示例，但不作为局限，电压闭锁区403的掺杂浓度约为IeHcm3至5el5 cm3,表面屏蔽区404的掺杂浓度约为lel5 cm3至5el6 cm3。这些层与有源晶胞区中对应的层同时形成，因此不需要额外的工艺步骤。
[0045]端接器件结构400也包含沟槽425，穿过表面屏蔽区404，向下延伸。然而，要注意的是，屏蔽沟槽的深度是可变的，在一些实施例中它也可以延伸到电压闭锁区403内。沟槽内衬适当的电介质材料407。作为示例，但不作为局限，电介质材料可以是热氧化物或沉积氧化物。用导电材料填充沟槽425，构成屏蔽电极411。作为示例，但不作为局限，屏蔽电极由多晶硅构成。可以在制备有源器件屏蔽沟槽和屏蔽电极的同一制备过程中，形成端接器件结构的屏蔽沟槽和电极，因此无需使用额外的处理工艺。在表面屏蔽区404的顶面上，屏蔽电极411附近，形成一个适当掺杂(例如P-掺杂)的本体层406。本体层406从屏蔽电极411开始延伸，直到触及下一个沟槽。
[0046]为了使电场迅速扩散，电接头414将屏蔽电极411电连接到其左侧的那部分本体层406上。如图4A所示，屏蔽电极411左侧的本体层406，更加靠近有源区。利用掩埋P-掺杂区409，实现电场的扩散。掩埋P-区409形成在每个屏蔽电极411下方。作为是示例，但不作为局限，沟槽425加上掩埋P-区409的总深度，与表面屏蔽区404的深度相比，大致相同或者更深。
[0047]文中所用术语“深度大致相同”是指，表面屏蔽区404的深度约在沟槽425加上掩埋P-区409的总深度的± 10%以内。
[0048]在器件400的顶面下方形成耗尽区409，比传统的JTE型端接结构更有优势。由于BV不会因器件表面上外部感应的变化而降低，因此利用掩埋P-区409将产生过高的整体BV0作为示例，但不作为局限，可以通过离子注入形成掩埋P-区409。在沟槽中形成电介质材料407和屏蔽电极411之前，在沟槽底部注入P-型掺杂物。每个沟槽下方的掩埋P-区409可以连接到邻近的掩埋P-区409。此外，最靠近有源晶胞阵列320的掩埋P-区409，连接到有源器件结构的掩埋P-区109上。
[0049]在有源晶胞阵列320中，当掩埋P-区109没有连接到本体层106上时，掩埋P-区109形成一个P-N结电容器。浮动P-区109的存在，会在开关时产生较高的动态导通电阻，从而产生开关问题。因此，可以在掩埋P-区109和上部本体区106之间形成一个P-链接119，从而为掩埋P-区109形成一个放电的电流通路。依据本实施例，可以通过全面倾斜注入，形成P-链接119，使掩膜步骤达到最简。全面注入在端接区中的掩埋区409和本体层406中间产生P-链接419.一旦电场扩散，必须迅速以统一的方式退回到表面。图3B表示在第二端接区321b中，通过在屏蔽电极311的垂直壁之间形成电势330，可以使电场转移至表面。
[0050]如图4B所示，第二端接区321b中的端接结构401。第二区域401中的这些端接结构的制备方式，与那些在端接区一中的制备方式相同。在本实施例中，仅有两个区别。首先，电接头414将屏蔽电极411连接到紧挨屏蔽电极411下方的本体层406。如图4B所示，紧挨屏蔽电极411下方的本体层406，就在沟槽右侧附近，离有源区较远。其次，当结构401与有源晶胞区之间的距离增大时，沟槽W之间的距离也随之增大。在第二端接区中，通过掩埋P-区409到本体层406的连接，掩埋P-区409与第一端接区的掩埋P-区409电接触。
[0051]一旦电场达到表面，必须利用第三端接区321c，防止器件边缘的短路。如图3B所示，表面多晶硅区326作为一个场板，截断本体层306。这样可以避免在本体层和器件边缘之间形成短路。表面多晶硅区326是浮动的，因此并没有连接到栅极电势。如图所示，本体层306不再连接到第三端接区321c中的邻近导电区。
[0052]如图4C所示，第三端接区321c的结构，用于说明第三端接区321c作为一个通道终点的工作方式。第三端接区321c中的端接结构402的制备方式，与之前的端接区中那些端接结构的制备方式相同。在本实施例中，第三端接区321c的区别在于，浮动表面多晶硅区426形成在表面屏蔽区404上方。从而防止本体区406形成在表面多晶硅区426以下。这样可以避免P-链接419在掩埋P-区409和本体区406之间形成连接。此外，反转区域A、B和C很难做到，因此P-通道不会响应表面电荷。这两个区域断开连接，会截断短路电路，否则将在器件晶片的边缘继续短路。要注意的是，图3C虽然表示的是三个独立的表面多晶硅区426，但是仅需要一个场板来截断短路电路。
[0053]依据本发明图5B所示的第二实施例，仅需要两个端接区。省去一个端接区后，器件晶片上有了更多的有效区域，用于额外的有源器件结构。通过断开掩埋P-区509和本体区506之间的电路连接，在端接区521中没有P-链接119，可以减少区域的数量。当掩埋P-区509通过P-链接119连接到本体层506上时，形成一个连续的电流通路。然而，没有P-链接119将掩埋P-区509连接到本体区506上的话，由于屏蔽电极511截断了本体层，那么本体层506将不再连续。因此，依据本实施例，本体层506不会产生到器件边缘的短路，因此无需浮动场板或第三端接区。以上是将第二和第三区域的功能组合在一个单独区域结构中的示例。
[0054]本发明的第二实施例涉及一种半导体晶体管器件的端接结构，该半导体晶体管器件中并不是每个掩埋P-区109都通过P-链接119连接到本体区106上。必须使用额外的掩膜层，才能通过P-链接119在指定位置制备半导体晶体管器件。利用额外的掩膜层来制备P-链接119，而不是利用全面注入。制备这种类型的半导体晶体管器件，共同所有的美国专利申请案13/—，—(代理人案号AN0-056/US)中有详细说明，特此引用，以作参考。可以通过该掩膜工艺，完成本发明的第二实施例。虽然有源晶胞阵列520中的屏蔽位置不会具有P-链接119，因此可以屏蔽整个端接区521，防止P-链接119在掩埋P-区509和本体区506之间形成连接。
[0055]如图5A所示，依据本发明的第二实施例，一种器件晶片的俯视图。它表示的是形成在有源晶胞阵列520周围的栅极垫522和端接区521。有源晶胞阵列520含有多个有源FBM器件。端接区521含有两个单独的区域。放大虚线框所围区域，以便更加清晰地表示端接区521。小部分表示器件晶片的这个外围周长。第一区域521a在有源晶胞区520周围，包围着有源晶胞阵列520的整个外围。第二区域521b形成在第一区域521a外部，包围着第一区域521a的整个外部周长。第二区域521b延伸到器件晶片边缘。图5A中所示的每个区域宽度都作为一种可能的结构。要注意的是，设计者可随意调整每个区域各自的宽度，使器件的性能达到最佳。
[0056]如图5B所示，每个区域改变电势530的方式。在第一端接区521a中，在第一端接区521a中，大多数电势都不能到达表面。掩埋P-区509防止大多数的电势趋向器件的表面。如上所述，电场扩散到由掩埋P-区509构成的整个耗尽区上方，因此第一端接区521a可以扩散电场。要注意的是，掩埋P-区509通过整个端接区521，断开与本体区的连接。
[0057]如图6A所示，第一端接区521a中的端接结构600的剖面图。设计第一端接区521a，使有源晶胞阵列520边缘附近的电场迅速扩散。与有源器件类似，第一端接区521中的端接器件结构600形成在适当掺杂(例如N-型)的半导体衬底(图中没有表示出)上。在衬底上，形成一个电压闭锁区603。要注意的是，图6A只表示出了电压闭锁区603的顶部。在电压闭锁区603上方，是一个表面屏蔽区604。适当的掺杂(例如N-型)这两个层，但表面屏蔽层604的掺杂浓度大5-100个数量级。作为示例，但不作为局限，电压闭锁区603的掺杂浓度约为IeHcm3至5el5 cm3，表面屏蔽区604的掺杂浓度约为lel5 cm3至5el6 cm3。这些层可以和有源晶胞区中相应的层同时制备，因此无需进行额外的处理步骤。
[0058]端接器件结构600也含有沟槽625，穿过表面屏蔽区604向下延伸。然而，要注意的是，屏蔽沟槽的深度是可变的，在一些实施例中它也可以延伸到电压闭锁区603内。沟槽内衬适当的电介质材料607。作为示例，但不作为局限，电介质材料可以是热氧化物或沉积氧化物。用导电材料填充沟槽625，构成屏蔽电极611。作为示例，但不作为局限，屏蔽电极由多晶硅构成。可以在制备有源器件屏蔽沟槽和屏蔽电极的同一制备过程中，形成端接器件结构的屏蔽沟槽和电极，因此无需使用额外的处理工艺。在表面屏蔽区604的顶面上，屏蔽电极611附近,形成一个适当掺杂(例如P-掺杂)的本体层606。本体层606从屏蔽电极611开始延伸，直到触及下一个沟槽。
[0059]为了使电场迅速扩散，电接头614将屏蔽电极611电连接到其左侧的那部分本体层606上。如图6A所示，屏蔽电极611左侧的本体层606，更加靠近有源区。作为示例，但不作为局限，屏蔽电极611和本体区606之间的连接可以由铝等导电材料制成。也可以通过掩埋P-掺杂区609,实现电场扩散。掩埋P-区609形成在每个屏蔽电极611下方。作为示例，但不作为局限，沟槽625加上掩埋P-区609的总深度，与表面屏蔽区604的深度相t匕，大致相同或者更深。根据图6A-6B所示类型的器件，文中所用术语“深度大致相同”包含深度在表面屏蔽区厚度的±10%以内。在器件表面下方制备掩埋P-区609，比传统的JTE型端接结构更加具有优势。没有了表面的相互影响，掩埋P-区609将可以承受更高的整体BV，而且该BV不会因器件上表面电荷的变化而减小。
[0060]作为示例，但不作为局限，可以通过离子注入形成掩埋P-区609。在沟槽中形成电介质材料607和屏蔽电极611之前，先在屏蔽沟槽的底部，注入P-型掺杂物。每个沟槽下方的掩埋P-区609都连接到邻近的掩埋P-区609。此外，最靠近有源晶胞阵列520的本体区606连接到有源晶胞阵列520中的本体区606上。
[0061]作为示例，但不作为局限，可以按照如下方式，制备含有有源晶胞阵列和端接区的半导体器件。在第一导电类型的半导体衬底的顶面上，制备第一导电类型的外延层。该外延层包含一个重掺杂的表面屏蔽区，位于轻掺杂的电压闭锁区上方。在外延层中形成多个沟槽。这多个沟槽包含第一子集的沟槽，对应有源晶胞阵列中的多个有源晶胞器件，以及第二子集的沟槽，对应有源晶胞阵列周围的端接区中的多个端接结构。与第一导电类型相反的第二导电类型的掺杂物，注入到沟槽的子集底部，形成掩埋掺杂区。每个掩埋掺杂区都位于多个沟槽中的其中一个沟槽下方，并且延伸到与表面屏蔽区底面相同深度的地方。沟槽侧壁内衬氧化物等绝缘物。沟槽的剩余部分用导电材料填充，形成沟槽屏蔽电极。第二导电类型的掺杂物注入到外延层中，在沟槽附近形成本体区。第一导电类型的掺杂物注入到本体区中，在沟槽附近构成源极区，对应有源晶胞阵列中的有源器件。在这时，遮盖端接区，避免在端接结构中形成源极区。
[0062]栅极电极形成在邻近沟槽之间的有源晶胞阵列中，沉积在表面屏蔽区的顶面。形成到端接结构的屏蔽电极的电接头。最靠近有源晶胞阵列的第一区域中的每个端接结构，都包含在其沟槽屏蔽电极和靠近有源晶胞阵列的那部分本体层之间的电接头。第二区域中的每个端接结构都包含在其沟槽屏蔽电极和远离有源晶胞阵列的那部分本体层之间的电接头。如上所述，随着与有源晶胞阵列的距离的增大，第二区域中每个端接结构之间的距离也随之增大。
[0063]一旦电场扩散，必须迅速以统一的方式退回到表面。图5B表示通过在屏蔽电极511的垂直壁之间形成电势530，可以使电场转移至表面。
[0064]如图6B所示，第二端接区521b中的端接结构601。第二区域601中的这些端接结构的制备方式，与那些在第一端接区521a中的制备方式相同。在本实施例中，仅有两个区另O。首先，屏蔽电极611连接到紧挨屏蔽电极611下方的本体层606。如图6B所示，紧挨屏蔽电极611下方的本体层606，就在沟槽右侧附近，离有源区较远。其次，当结构601与有源晶胞区之间的距离增大时,沟槽W之间的距离也随之增大。
[0065]尽管以上是本发明的较佳实施例的完整说明，但是也有可能使用各种可选、修正和等效方案。因此，本发明的范围不应局限于以上说明，而应由所附的权利要求书及其全部等效内容决定。本方法中所述步骤的顺序并不用于局限进行相关步骤的特定顺序的要求。任何可选件(无论首选与否)，都可与其他任何可选件(无论首选与否)组合。在以下权利要求中，除非特别声明，否则不定冠词`“一个”或“一种”都指下文内容中的一个或多个项目的数量。除非在指定的权利要求中用“意思是”特别指出，否则所附的权利要求书应认为是包含意义及功能的限制。权利要求书中没有用“意思是”特别指出用于特定功能的任意项目，都不应认为是35 USC § 112，H 6中具体所述的“意思”或“步骤”。
[0066]尽管本发明的内容已经通过上述优选实施例作了详细介绍，但应当认识到上述的描述不应被认为是对本发明的限制。在本领域技术人员阅读了上述内容后，对于本发明的多种修改和替代都将是显而易见的。因此，本发明的保护范围应由所附的权利要求来限定。
【权利要求】
1.一种半导体器件，其特征在于，该器件包含: 一个第一导电类型的半导体衬底； 一个第一导电类型的外延层，其沉积在半导体衬底的顶面上，所述外延层包含一个重掺杂的表面屏蔽区，该表面屏蔽区沉积在轻掺杂的电压闭锁区上方； 一个有源晶胞阵列，其包含一个与第一导电类型相反的第二导电类型的本体区，一个第一导电类型的源极区，以及一个沉积在表面屏蔽区顶面附近的栅极、一个沉积在半导体衬底底面上的漏极，若干个形成在表面屏蔽区中的沟槽，其中用沟槽绝缘材料内衬沟槽，用导电沟槽填充材料填充沟槽，配置所述沟槽与表面屏蔽区上方的源极电极电接触，与源极区以及若干个第二导电类型的掩埋掺杂区电接触，其中每个掩埋掺杂区都沉积在若干个沟槽中的其中一个沟槽的下方，其中掩埋掺杂区延伸到与表面屏蔽区的底面深度相同的地方； 一个包围着有源晶胞阵列的端接区，该端接区包含两个或若干个区域，以及一个断路器，该断路器用于防止本体层和半导体器件的边缘之间出现短路；所述端接区形成在外延层中，所述端接区包含若干个端接结构，每个端接结构都包含一个沟槽屏蔽电极和一个第二导电类型的掩埋掺杂区，使得沟槽和掩埋区的总深度与表面屏蔽区的深度相同； 最靠近有源区的第一区域中的每个所述端接结构都包含一个电接头，该电接头在其沟槽屏蔽电极和靠近有源晶胞阵列的那部分本体层之间；并且 第二区域中的每个所述端接结构都包含一个电接头，该电接头在其沟槽屏蔽电极和远离有源晶胞阵列的那部分本体层之间，随着与有源晶胞阵列的距离增大，第二区域中每个端接结构之间的距离也随之增大。
2.如权利要求1所述的器件，其特征在于，其中通过一个导电类型与本体和掩埋掺杂区相同的链接区，将掩埋掺杂区连接到本体层上，所述链接区沿沟槽的侧壁沉积。`
3.如权利要求2所述的器件，其特征在于，所述断路器是一个由浮动电极构成的第三端接区，该断路器用于断开本体区和链接区之间，所述浮动电极形成在两个额外的端接结构之间，每个额外的端接结构都包含一个沟槽屏蔽电极和一个第二导电类型的掩埋掺杂区，所述沟槽和掩埋区的总深度与表面屏蔽区的深度大致相同。
4.如权利要求1所述的器件，其特征在于，其中通过一部分沉积在本体层和掩埋掺杂区之间的表面屏蔽区，构成断路器。
5.如权利要求1所述的器件，其特征在于，所述有源晶胞阵列中的每个有源晶胞结构都是场平衡金属氧化物场效应晶体管。
6.如权利要求1所述的器件，其特征在于，其中配置外延层以及形成在其中的结构，使表面屏蔽区充分掺杂，可承受半导体器件击穿电压的1/3，并且使电压闭锁区充分掺杂，可承受半导体器件击穿电压的2/3。
7.如权利要求1所述的器件，其特征在于，所述表面屏蔽区的掺杂浓度比电压闭锁区的掺杂浓度大5-100倍。
8.一种具有有源晶胞阵列和端接区的半导体器件的制备方法，其特征在于，该方法包含以下步骤: 制备一个第一导电类型的半导体衬底； 一个第一导电类型的外延层，其沉积在半导体衬底的顶面上，所述外延层包含一个重掺杂的表面屏蔽区，该表面屏蔽区沉积在轻掺杂的电压闭锁区上方； 制备一个有源晶胞阵列，其包含一个与第一导电类型相反的第二导电类型的本体区，一个第一导电类型的源极区，以及一个沉积在表面屏蔽区顶面附近的栅极、一个沉积在半导体衬底底面上的漏极，若干个形成在表面屏蔽区中的沟槽，其中用沟槽绝缘材料内衬沟槽，用导电沟槽填充材料填充沟槽，配置沟槽与表面屏蔽区上方的源极电极电接触，与源极区以及若干个第二导电类型的掩埋掺杂区电接触，其中每个掩埋掺杂区都沉积在若干个沟槽中的其中一个沟槽的下方，其中掩埋掺杂区延伸到与表面屏蔽区的底面深度相同的地方； 制备一个包围着有源晶胞阵列的端接区，该端接区包含两个或若干个区域，以及一个断路器，其用于防止本体层和半导体器件的边缘之间出现短路；所述端接区形成在外延层中，所述端接区包含若干个端接结构，每个端接结构都包含一个沟槽屏蔽电极和一个第二导电类型的掩埋掺杂区，使得沟槽和掩埋区的总深度与表面屏蔽区的深度大致相同； 最靠近有源区的第一区域中的每个所述端接结构都包含一个电接头，该电接头在其沟槽屏蔽电极和靠近有源晶胞阵列的那部分本体层之间；并且 第二区域中的每个所述端接结构都包含一个电接头，该电接头在其沟槽屏蔽电极和远离有源晶胞阵列的那部分本体层之间，随着与有源晶胞阵列的距离增大，第二区域中每个端接结构之间的距离也随之增大。
9.如权利要求8所述的方法，其特征在于，其中通过一个导电类型与本体和掩埋掺杂区相同的链接区，将掩埋掺杂区连接到本体层，所述链接区沿沟槽的侧壁沉积。
10.如权利要求9所述的方法，其特征在于，所述断路器是一个由浮动电极构成的第三端接区，该断路器用于断开本体区和链接区之间，所述浮动电极形成在两个额外的端接结构之间，每个额外的端接结构都包含一个沟槽屏蔽电极和一个第二导电类型的掩埋掺杂区，其中沟槽和掩埋区的总深度与表面屏蔽区的深度大致相同。
11.如权利要求8所述的方法，其特征在于，其中通过一部分沉积在本体层和掩埋掺杂区之间的表面屏蔽区，构成断路器。
12.如权利要求8所述的方法，其特征在于，所述有源晶胞阵列中的每个有源晶胞结构都是场平衡金属氧化物场效应晶体管。
13.如权利要求8所述的方法，其特征在于，其中配置外延层以及形成在其中的结构，使表面屏蔽区充分掺杂，可承受半导体器件击穿电压的1/3，并且使电压闭锁区充分掺杂，可承受半导体器件击穿电压的2/3。
14.一种具有有源晶胞阵列和端接区的半导体器件的制备方法，其特征在于，该方法包含以下步骤: 制备一个第一导电类型的外延层，其沉积在第一导电类型的半导体衬底的顶面上，所述外延层包含有一个重掺杂的表面屏蔽区，该表面屏蔽区沉积在轻掺杂的电压闭锁区上方； 在外延层中制备若干个沟槽，其中若干个沟槽包含第一子集沟槽，对应有源晶胞阵列中的若干个有源晶胞器件，以及第二子集沟槽，对应有源晶胞阵列周围端接区中的若干个端接结构； 将第二导电类型的掺杂物注入到沟槽子集底部，构成掩埋掺杂区，其中第二导电类型与第一导电类型相反，其中每个掩埋掺杂区都位于若干个沟槽中的其中一个沟槽的下方，其中每个掩埋掺杂区都延伸到与表面屏蔽区底面相同深度的地方； 沟槽侧壁内衬氧化物等绝缘物； 沟槽的剩余部分用导电材料填充，形成沟槽屏蔽电极； 第二导电类型的掺杂物注入到外延层中，在沟槽附近形成本体区； 第一导电类型的掺杂物注入到本体区中，在沟槽附近构成源极区，对应有源晶胞阵列中的有源器件； 在邻近沟槽之间的有源晶胞阵列中，制备栅极电极，邻近沟槽沉积在表面屏蔽区的顶面附近； 其中最靠近有源晶胞阵列的第一区域中每个端接结构，都包含一个电接头，该电接头在其沟槽屏蔽电极和靠近有源晶胞阵列的那部分本体层之间；并且 其中第二区域中的每个端接结构，都包含一个电接头，该电接头在其沟槽屏蔽电极和远离有源晶胞阵列的那部分本体层之间，随着离有源晶胞阵列的距离增大，第二区域中每个端接结构之间的距离也随之增大。
【文档编号】H01L29/06GK103579346SQ201310317097
【公开日】2014年2月12日 申请日期:2013年7月26日 优先权日:2012年7月30日
【发明者】管灵鹏, 安荷·叭剌, 哈姆扎·依玛兹 申请人:万国半导体股份有限公司