半导体器件以及用于制造半导体器件的方法
【专利摘要】本发明涉及半导体器件以及用于制造半导体器件的方法。一种半导体器件包括具有第一漂移区域的第一晶体管以及多个第二晶体管，每个第二晶体管都包括源区、漏区和栅电极。第二晶体管串联电耦合以便形成电耦合到所述第一晶体管的串联电路，所述第一晶体管和所述多个第二晶体管至少部分被设置在包括掩埋掺杂层的半导体衬底中，其中所述第二晶体管的源区或漏区被设置在所述掩埋掺杂层中。
【专利说明】半导体器件以及用于制造半导体器件的方法
【技术领域】
[0001]本公开涉及半导体器件以及用于制造这样的半导体器件的方法。
【背景技术】
[0002]功率MOSFET (金属氧化物半导体场效应晶体管)是被用于切换功率源、逆变器器件等等的高击穿电压半导体器件的示例。例如，功率MOSFET被认为在低欧姆负载处切换高电压，以便具有非常小的切换和传导损耗。在被关断时具有小接通电阻(Rm)和高击穿电压的功率MOSFET是期望的。例如，当功率MOSFET被关断时，其应该承受几十伏特到几百伏特的漏极到源极电压Vds。作为另一示例，功率MOSFET在低电压降Vds的情况下在约IOV到20V的栅极-源极电压下传导可高达几百安培的非常大的电流。
[0003]为了满足对小Rm和高击穿电压的持续增加的需要，期望开发半导体器件的新构思。此外，期望开发可通过单个工艺制造的新半导体器件。
【发明内容】
[0004]根据一个实施例，一种半导体器件包括:具有第一漂移区域的第一晶体管；以及多个第二晶体管，每个第二晶体管都包括源区、漏区和栅电极，其中第二晶体管串联电耦合以便形成电耦合到所述第一晶体管的串联电路，所述第一晶体管和所述多个第二晶体管至少部分被设置在包括掩埋掺杂层的半导体衬底中，其中所述第二晶体管的源区或漏区被设置在所述掩埋掺杂层中。
[0005]根据一个实施例，一种制造半导体器件的方法包括:形成具有漂移区域的第一晶体管；以及形成多个第二晶体管，每个第二晶体管都包括源区、漏区和栅电极，其中第二晶体管被形成为串联电耦合以便形成被形成为电耦合到所述第一晶体管的串联电路，所述第一晶体管和所述多个第二晶体管至少部分被形成在包括掩埋掺杂层的半导体衬底中，其中所述第二晶体管的源区或漏区被形成为设置在所述掩埋掺杂层中。
【专利附图】
【附图说明】
[0006]附图被包括以便提供对本发明的进一步理解，并且附图被结合到本说明书中并构成其一部分。附图图示了本发明的实施例并且连同描述一起用于解释本发明的原理。本发明的其他实施例以及本发明的许多预期优点将会被容易地认识到，因为通过参考下面的详细描述，它们会变得被更好地理解。附图的元件不必相对于彼此按照比例绘制。相似的附图标记指代对应的类似部分。
[0007]图1示出根据一个实施例的半导体器件的横截面图；
图2A和2B图示根据一个实施例的半导体器件的等效电路；
图3A示出半导体器件的元件的平面图；
图3B示出根据一个实施例的半导体器件的部分的横截面图；
图4A到4K图示根据一个实施例的当制造半导体器件时根据不同处理阶段的半导体器件的横截面图；
图5示出根据另一实施例的半导体器件的横截面图；
图6A示出根据一个实施例的半导体器件的元件的平面图；
图6B示出根据一个实施例的半导体器件的部分的横截面图；
图7示出根据另一实施例的半导体器件的横截面图；
图8示出另一实施例的半导体器件的横截面图；
图9示出图示根据一个实施例的另一半导体器件的元件的构思图；以及 图10示意性地图示形成半导体器件的方法。
【具体实施方式】
[0008]在下面的详细描述中，对附图进行了参考，这些附图形成该详细描述的一部分，并且在附图中通过图示的方式示出可在其中施行本发明的具体实施例。在这一点上，参考所描述的图的定向来使用方向术语(诸如“顶”、“底”、“前”、“后”、“首”、“尾”等等。因为可以以多个不同定向来定位本发明的实施例的部件，所以定向术语被用于图示的目的并且决不进行限制。应当理解，在不偏离本发明的范围的情况下，可以利用其他实施例并且可以做出结构或逻辑的改变。因此，下面的详细描述不应在限制的意义上采用，并且本发明的范围由所附权利要求来限定。
[0009]实施例的描述不进行限制。特别地，在下文中描述的实施例的元件可以与不同实施例的元件组合。
[0010]在下面的描述中使用的术语“晶片”、“衬底”或“半导体衬底”可以包括具有半导体表面的任何基于半导体的结构。晶片和结构应当被理解成包括硅、绝缘体上硅(SOI)、蓝宝石上硅(S0S)、掺杂的和非掺杂的半导体、由基底半导体基础支撑的硅外延层、以及其他半导体结构。半导体不需要是基于硅的。半导体也可以是硅锗、锗、砷化镓、碳化硅以及其他。
[0011]图和描述通过靠近掺杂类型“η”或“P”指示或“ + ”来示出相对掺杂浓度。例如，“η_”意指比“η”掺杂区的掺杂浓度更低的掺杂浓度，而“η+”掺杂区具有比“η”掺杂区更高的掺杂浓度。相同相对掺杂浓度的掺杂区不必具有相同的绝对掺杂浓度。例如，两个不同“η”掺杂区可以具有相同或不同绝对掺杂浓度。在图和描述中，为了更好理解，通常掺杂部分被标示为“P”或“η”掺杂的。如应当清楚地理解的那样，该标示决不意图进行限制。掺杂类型可以是任意的，只要所描述的功能被实现即可。此外，在所有实施例中，可以颠倒掺杂类型。
[0012]如在本说明书中采用的那样，术语“耦合”和/或“电耦合”不意在意指元件必须直接耦合在一起——可以在“耦合”或“电耦合”的元件之间提供居间的元件。术语“电连接”意图描述电连接在一起的元件之间的低欧姆电连接。
[0013]如在本文中使用的那样，术语“具有”、“包含”、“包括”、“含有”等等是指示所声明的元件或特征的存在的开放式术语，但是不排除附加元件或特征。冠词“一”、“一个”和“该”意图包括复数以及单数，除非上下文以其他方式清楚地指示。
[0014]如在本说明书中使用的术语“横向的”和“水平的”意图描述平行于半导体衬底或半导体基底的第一表面的定向。这可以是例如晶片或管芯的表面。[0015]如在本说明书中使用的术语“垂直”意图描述垂直于半导体衬底或半导体基底的第一表面而布置的定向。
[0016]图1示出半导体器件100的横截面图。该半导体器件100包括第一晶体管110以及多个第二晶体管120i到120n，每个第二晶体管都具有源区121、漏区122和栅电极124。第二晶体管UO1到120n串联耦合以便形成串联电路。根据解释，第二晶体管UO1到120n的串联充当第一晶体管的漂移区域119。根据该解释，漂移区域119沿着半导体衬底150的水平表面151延伸。该第一晶体管和该多个第二晶体管至少部分被设置在包括掩埋掺杂层152的半导体衬底150中。第二晶体管120中的每一个的源区121或漏区122被设置在掩埋层152中。因为第二晶体管UO1到120n的串联充当第一晶体管的漂移区域119，并且第二晶体管可以由栅电极124中的每一个来控制，所以该半导体器件也被称为“有源漂移区域场效应晶体管(ADZFET ) ”。
[0017]在本申请的上下文中，术语“掩埋掺杂层”意图指代不与衬底的表面相邻的掺杂层。例如，具有不同掺杂类型和/或浓度的部分可以被设置在掩埋层152和衬底表面151之间。换言之，在衬底表面151和掺杂层152的第一表面之间存在距离，该第一表面更接近于衬底表面151。此外，掩埋掺杂层152不意图成为连续层，但是它可以被分段，例如通过隔离沟槽或者通过掺杂有不同导电类型的部分。
[0018]与衬底表面151相邻地设置该第一晶体管和该多个第二晶体管。第一晶体管的沟道113以及第二晶体管的沟道123在与半导体衬底150的水平表面151相交的第一方向上延伸。例如，沟道113和123可以垂直于半导体衬底150的水平表面151。栅电极124被设置在可关于半导体衬底150垂直延伸的栅极槽中。第一晶体管110以及多个第二晶体管120!到120n通过第一隔离沟槽117以及多个第二隔离沟槽127而与彼此绝缘。第一隔离沟槽117和多个第二隔离沟槽127被填充有绝缘材料。第一和第二隔离沟槽延伸到掩埋层152下方的深度。例如，第一 和第二隔离沟槽可以在朝向衬底150的深度方向上延伸。
[0019]根据一个实施例，掩埋层152可以由掺杂有反向掺杂剂的掺杂部分分段。例如，在掩埋层是η掺杂的情况下，这些掺杂部分可以是P掺杂的。
[0020]此外，借助于第一接触沟槽116和晶体管互连128，将第一漏极部分112与设置在第二晶体管布置的左手侧上的第二晶体管UO1的源极部分121连接。此外，借助于第二接触沟槽126和晶体管互连128，将设置在第二晶体管的左手侧上的晶体管UO1的漏区122与下一晶体管的源极部分121连接。换言之，第二晶体管串联连接，相邻晶体管之间的接触是通过第二接触沟槽126和晶体管互连128来完成的。晶体管互连128可以由设置在半导体衬底150的水平表面151上的导电层的段来实现。
[0021]第二接触沟槽126接触在其中设置第一和第二漏区112、122的掩埋层152。例如，第一接触沟槽116可以与第一晶体管的第一漂移区141相邻地设置。第二接触沟槽126可以与第二晶体管的第二漂移区140相邻地设置。此外，第一接触沟槽116可以与第一隔离沟槽117相邻地设置。第二接触沟槽126可以与第二隔离沟槽127相邻地设置。根据该布置，接触沟槽116、126与相邻的漂移区绝缘，并且接触沟槽和隔离沟槽的处理可以被进一步简化。
[0022]借助于晶体管互连128和衬底接触部118，将第一晶体管110的源区111与衬底连接。[0023]例如，第一晶体管110可以被实现为所谓的增强型FET，其具有第一沟道113，该第一沟道113所具有的掺杂类型与第一和第二漏极部分111、112的掺杂类型不同。在η沟道FET的情况下，增强型场效应晶体管具有正阈值电压，或者在P沟道FET的情况下，增强型场效应晶体管具有负阈值电压。在零栅极电压处，增强型场效应晶体管被设置成关断状态。此外，第二晶体管可以被实现为耗尽型场效应晶体管，这意味着:在η沟道FET的情况下，它们具有低于OV的阈值电压，或者在P沟道FET的情况下，它们具有高于OV的阈值电压。在零栅极电压处，耗尽型场效应晶体管被设置成接通状态。沟道123被掺杂有与第二源极和漏极部分121、122相同的掺杂类型。
[0024]在图1中图示的示例中，衬底是P掺杂的，并且源区和漏区是η掺杂的。例如，漏区112、122可以由η+掺杂的掩埋层来实现。根据该示例，第一晶体管110的沟道113是ρ掺杂的，并且第二晶体管120的沟道123是轻度η掺杂的。
[0025]在图1中示出的布置中，第一和第二晶体管中的每一个都被实现为所谓的垂直半导体器件。源极121可以与半导体衬底150的第一表面151相邻地设置。栅极沟槽被设置在半导体衬底的第一表面151中。栅电极124被设置在栅极沟槽内，该栅电极通过栅极电介质材料125与相邻的本体区154绝缘。与栅电极124相邻地设置沟道区123。第二晶体管120的本体区154包括第二沟道123，并因此具有与源区和漏区相同的导电类型。例如，与第二漂移区140相邻地设置本体区154的部分。
[0026]当例如通过施加正栅极电压而被接通时，在第一沟道区113和栅极电介质材料115之间的边界处形成反转层。相应地，晶体管处于从第一源区111经由第一漂移区141到第一漏区112的导通状态。在关断的情况下，不形成反转层，并且晶体管不处于导通状态。
[0027]此外，当正或零电压被施加到第二栅电极124时，可以在第二沟道区123和第二栅极电介质材料125之间的边界处形成累积层。相应地，在正或零栅极电压被施加的情况下，第二晶体管处于从第一源区121到第二漏区122的导通状态。在关断的情况下，第二晶体管被设置成处于非导通状态。因此，通过将在下文中参考图2讨论的适当的电路设计，当第一晶体管处于接通状态时，第二晶体管将被设置成处于接通状态，由此减小接通电阻。当第一晶体管处于关断状态时，第二晶体管将被设置成处于关断状态，由此增加击穿电压。
[0028]如图1中示出的那样，与半导体衬底的第一表面151相邻地形成第一晶体管和多个第二晶体管的串联。此外，第一和第二漏区中的每一个被形成为半导体衬底150内的掩埋层。相应地，第一和第二晶体管中的每一个都被实现为垂直器件。因此，可以进一步改进RonX半导体器件的面积的乘积。此外，归因于在图1中示出的布置，晶体管的序列下面的整个区域可以被用作漂移区域119，从而进一步增加击穿电压。换言之，半导体器件包括第一晶体管和多个第二晶体管的串联连接，根据此，当第一晶体管处于接通状态时，第二晶体管处于接通状态，而当第一晶体管处于关断状态时，第二晶体管处于关断状态。另外，第一和第二晶体管被实现为垂直功率器件。因此，结果得到的半导体器件具有改进的特性。
[0029]图1的实施例示出了一种布置，根据该布置，第一和第二晶体管中的每一个都由并联连接的三个晶体管单元来实现。每个晶体管单元的晶体管可以具有共同的栅电极。此夕卜，源极部分121通过晶体管互连128电耦合。如应当清楚地理解的那样，第一和第二晶体管中的每一个都可以包括任意数目的晶体管单元，并且对于第一和第二晶体管来说，数目可以是不同的。[0030]图2A示出根据一个实施例的半导体器件的等效电路图。如图2A中图示的那样，半导体器件200包括第一晶体管201以及多个第二晶体管203i到203n。第一晶体管201包括源区S、漏区D和栅电极G。当合适的电压被施加到栅电极时，第一晶体管201处于接通状态。此外，多个第二晶体管2031到203?与彼此串联连接并且连接到第一晶体管201。根据解释，第二晶体管到203n的串联充当第一晶体管的漂移区域202。根据该解释，端子31充当结果得到的功率半导体器件的漏极端子。
[0031]如所示的那样，第一晶体管201在端子32处的输出被作为栅极电压Vgsl施加到晶体管2032。此外，源极电压也被作为栅极电压施加到晶体管203lt)第二晶体管203i……203n中的每一个将其栅电极连接到第二晶体管203i……203n中的另一个的漏极端子或者连接到第一晶体管201的源极端子或漏极端子。相应地，如图2A中所图示的那样，晶体管串联中的任何晶体管的输出确定要施加到该串联内的稍后位置处的晶体管的栅极电压。因此，根据漏区D处的输出，可以确定第二晶体管2031至203?的串联的总电阻。半导体器件因此形成所谓的ADZFET (“有源漂移区域场效应晶体管”)。
[0032]图2B示出根据另一实施例的半导体器件的等效电路图。图2B的半导体器件210另外包括多个钳位元件21?到2154。该钳位元件中的每一个分别并联连接到第二晶体管203和第一晶体管211中的每一个。例如，钳位元件可以包括齐纳二极管或其他合适的元件(诸如隧道二极管、PIN 二极管、雪崩二极管等等)。钳位元件215。到2154针对单个晶体管提供过压保护。在下面的描述中将省略钳位元件的详细描述。然而，应当清楚地理解，可以通过在所图示的横截面图的外围中对应地植入的半导体区域来容易地实现它们。
[0033]图2A和2B仅仅表示用于将半导体器件的元件互连的等效电路图。如应当清楚地理解的那样，根据另外的实施例，可以采用不同互连方案。
[0034]图3示出第一和第二晶体管的部分的详细视图。图3A示出包括掺杂部分351的衬底350的平面图。图3B示出如在图3A中图示的II和II’之间的横截面图。在这一点上，应当注意，I和I’之间的横截面图例如在图1中示出。在图3A中示出的平面图中，栅极沟槽在第一方向上延伸，绝缘盖层329被设置在与表面相邻的栅极沟槽中。提供植入部分355以便与栅极沟槽相交。在图3A的实施例中，所植入的部分355关于栅极沟槽垂直延伸。植入部分355可以沿着整个栅极沟槽阵列延伸(如图3A中示出的那样)，或者可以沿着栅极沟槽阵列的一部分延伸(如图3B中示出的那样)。在图3B中示出的横截面图中，与在其中形成第一或第二晶体管的半导体本体354相邻地设置掺杂部分355。掺杂部分355形成本体接触植入部。图3B还示出掩埋掺杂部分352、本体部分354、栅电极324和栅极介电层325以及第二接触沟槽326和第二隔离沟槽327。本体接触植入部355具有与掩埋掺杂层352和源极掺杂的导电类型不同的导电类型。归因于本体接触植入部355的存在，本体区354可以与源极电势连接，以抑制可能因在晶体管被设置到关断状态时的碰撞电离而引起的寄生效应。特别地，当晶体管处于关断状态时，从晶体管减去空穴。实现本体连接的这些本体接触植入部355被应用于第一和第二晶体管。
[0035]图4A到4K图示在半导体器件的制造期间的不同阶段。与半导体衬底的中间表面459相邻地形成掺杂部分452。半导体衬底450可以具有第一导电类型，例如ρ型。掺杂层452可以具有与第一导电类型不同的第二导电类型。例如，掺杂层452可以是η掺杂的。中间表面459可以与衬底453的背侧相对。图4A示出结果得到的衬底的示例。此后，可以执行外延步骤以便形成第二导电类型455的掺杂部分。在稍后的处理步骤中，可以在该掺杂部分455中形成第一和第二晶体管的沟道部分和漂移部分。相应地，可以适当地调整该掺杂层455的掺杂分布。例如，可以通过外延来形成掺杂层455。然而，如应当清楚地理解的那样，可以通过半导体衬底内的任何随意方法来形成掩埋掺杂层452。在结果得到的衬底的第三表面451上，可以形成用作衬垫氧化物层的薄二氧化硅层(未示出)，之后是氮化硅层461。图4B示出结果得到的结构的示例。
[0036]此后，在掺杂层455中形成栅极沟槽471。相邻沟槽之间的深度和距离取决于结果得到的晶体管的期望的击穿电压。例如，沟槽可以具有300nm到2 μ m的深度。沟槽471是通过光刻方法限定的，之后是合适的蚀刻步骤。例如，在图案化工艺期间，可以在氮化硅层461上设置另外的硬掩模层。图4C示出结果得到的结构的示例。
[0037]此后，可以在栅极沟槽471中形成栅极氧化物层425。此后，可以沉积掺杂的多晶硅以便填充沟槽471。此后，可以执行光刻步骤以便限定多晶硅的部分，在这些部分处要形成接触区域，例如在器件的边缘处。此后，可以执行蚀刻步骤以便对多晶硅材料造成凹陷，以在栅极沟槽471内形成栅电极424。结果，栅电极424的上表面428被设置在掺杂部分455的表面451下面。此后，可以沉积氧化物层，之后是蚀刻步骤或造成凹陷步骤或CMP(化学机械抛光步骤)以便形成平坦表面。结果，盖绝缘层429被形成在栅极沟槽471内的栅电极424上。图4D示出结果得到的结构的示例。
[0038]此后，形成与掩埋掺杂层452的接触。例如，接触沟槽426可以通过光刻方法而被限定在衬底表面中。然后，可以沉积诸如二氧化硅之类的绝缘材料463，之后是所谓的间隔部蚀刻工艺，其主要蚀刻被沉积的氧化物层的水平部分，而维持该层的垂直部分。此后，将诸如重n+掺杂的多晶硅之类的导电材料填充在接触沟槽426中以便完成与掩埋层452的接触。此后，可以执行造成凹陷蚀刻步骤，以使得掩埋层接触材料462的表面与掺杂部分455的第一表面451大致处于相同的高度。接下来，可以执行另一光刻步骤以便限定隔离沟槽427。该隔离沟槽427将被填充有诸如二氧化硅之类的分离材料464。此后，可以执行造成凹陷蚀刻步骤或CMP步骤，以使得分离材料464的上表面与掩埋层接触材料462大致处于相同的高度。绝缘材料463使掩埋层接触材料462与本体区454绝缘。隔离沟槽427使相邻第二晶体管420绝缘。
[0039]在图4F中示出结果得到的结构的示例。此后，执行利用氢氟酸的脱釉步骤，之后是用于移除氮化硅层461的衬垫氮化物剥离步骤。例如，这可以通过湿蚀刻步骤来完成。此后，通过光刻方法限定要在其中形成源区421的部分。然后，执行用于限定源区421的植入步骤。例如，这可以通过利用η型杂质进行掺杂来完成。例如，可以执行η植入步骤以便提供掺杂部分456。图4Η示出结果得到的结构的示例。
[0040]可以执行另一光刻步骤，以便限定要在其中形成本体接触部的部分。如所示出的那样，用于本体连接的掺杂部分457被限定为关于栅极沟槽471垂直延伸。此后，执行利用第一导电类型的植入步骤。例如，该掺杂步骤可以使用P型杂质来执行。图41示出对应结构的一部分的平面图。此外，图4J示出结果得到的结构的横截面图。
[0041]此后，执行金属化步骤和用于限定绝缘部分的步骤以便限定接触部分458。例如，如图4Κ中所示，接触部分458将掩埋层接触材料462与源电极456连接。此外，绝缘材料459可以被提供以便使相邻接触部分458与彼此绝缘。
[0042]图5示出另一实施例。如图5的实施例中所示的那样，源极部分521被形成在设置于半导体衬底550内的掩埋掺杂层552中。相应地，通过被实现为垂直接触部的第二接触部526，第一晶体管510的漏区512与第二晶体管52(^的第二源区连接。此外，借助于垂直延伸的另一第二接触部526，第二晶体管52(^的第二漏区522与第二晶体管5202的第二源区521连接。第一晶体管510的第一源区511经由第一源极接触区516与金属化层连接。图5中示出的另外部件对应于图1中示出的那些部件，其中三数字附图标记的第一个数字“I”已经被“5”代替。
[0043]图6A和6B图示一个实施例，在其中源电极511、521被形成在掩埋层552内，并且在其中存在本体接触植入部655。图6B的横截面图是在图6A中的III和III’之间取得的。
[0044]图6A的平面图中示出的示意性布局基本上对应于图3A的平面图的示意性布局。然而，如从图6B可以看出的那样，本体接触植入部655被实现为与在其中设置源区的掩埋掺杂层652接触的掩埋层。栅极沟槽671被形成为接触本体接触植入层655。此外，借助于诸如硅化钛层之类的另一接触部分656，本体接触植入部655可以与第二接触沟槽626连接。
[0045]图6B的另外元件对应于图3B的那些元件，其中三数字附图标记的第一个数字“3”已经被“6”代替。
[0046]可以以各种方式来实现所描述的构思。例如，图7示出一个实施例，在其中除了栅电极724之外，场板731被设置在栅极沟槽771内。在图7中示出的实施例中，栅极沟槽771被形成以便延伸到在其中设置源区或漏区的掩埋掺杂层752的上表面的深度。场板731可以与栅电极724连接或者可以与该栅电极电绝缘。图7的另外元件与图1中示出的那些元件类似或相同，其中三数字附图标记的第一个数字“ I ”已经被“ 7 ”代替。
[0047]在图7中示出的垂直场板实现功率器件中的电荷补偿。例如，场板731可以与源极电势连接。此外，场板可以实现漂移区的更高掺杂浓度，同时仍可能使漂移区耗尽。
[0048]图8示出另一实施例，在其中，在栅极沟槽871中的每一个的下面可以设置第二补偿部分832。由此，可以形成包括电荷补偿区的所谓的超结半导体器件。当晶体管被切换到关断状态时，在第二补偿部分832和第二漂移区域831之间补偿载流子。因此，随着第一区的掺杂浓度增加，可以维持击穿电压。图8的实施例的另外部件与图1的实施例的相应部件类似或相同，其中三数字附图标记的第一个数字“I”已经被“8”代替。第二补偿部分832被设置以在栅极沟槽871的较低边缘到掺杂部分852的上表面之间延伸。
[0049]图9示出第一晶体管910和第二晶体管92(^到920n的示意性布置。第一接触916被设置在第一晶体管910和第二晶体管920的串联之间。第一晶体管经由衬底接触918与衬底连接。此外，第二晶体管的串联的最后漏极部分与第二漏极接触928连接。当源极/漏极电压被施加到半导体器件900时，第一晶体管910的第一源区处于接地电压并且第二晶体管920n的漏区处于 相对高的电压。当在单个衬底中布置多个半导体器件时，下一个半导体衬底可以被与第一半导体器件900镜像反转地设置，以避免在两个相邻半导体器件之间存在高电压差。因此，相邻半导体器件900之间的绝缘沟槽的宽度可以被减小。如图9中所示，右手半导体器件900被与左手侧上的半导体器件900镜像反转地设置。[0050]图10示意性地图示用于制造半导体器件的方法的步骤。用于制造半导体器件的方法包括:形成具有第一漂移区域的第一晶体管(S101)，以及形成多个第二晶体管(S102)，每个第二晶体管都包括源区、漏区和栅电极，其中第二晶体管被形成为串联耦合以便形成串联电路，该串联电路被形成为耦合到所述第一晶体管，所述第一晶体管和所述多个第二晶体管至少部分被形成在包括掩埋掺杂层的半导体衬底中，其中形成第二晶体管包括在半导体中形成掩埋掺杂层(S103)以及在该掩埋掺杂层中形成第二晶体管的源区或漏区(S104)。可以根据处理要求来选择单个步骤的时间序列。可以通过并行工艺来形成第一和第二晶体管的部件。
[0051]尽管上文已经描述了本发明的实施例，但是显然可以实现另外的实施例。例如，另外的实施例可以包括在权利要求中记载的特征的任何子组合或者在上文给定的示例中描述的元件的任何子组合。相应地，所附权利要求的这种精神和范围不应限于本文中包含的实施例的描述。
【权利要求】
1.一种半导体器件，包括: 具有第一漂移区域的第一晶体管，以及 多个第二晶体管，每个第二晶体管都包括源区、漏区和栅电极， 其中所述第二晶体管串联电耦合以便形成电耦合到所述第一晶体管的串联电路，所述第一晶体管和所述多个第二晶体管至少部分被设置在包括掩埋掺杂层的半导体衬底中，其中所述第二晶体管的源区或漏区被设置在所述掩埋掺杂层中。
2.根据权利要求1所述的半导体器件，其中所述第二晶体管的漏区被设置在所述掩埋掺杂层中。
3.根据权利要求1所述的半导体器件，其中所述第一晶体管的源区和所述多个第二晶体管中的每一个的相应源区被与所述半导体衬底的表面相邻地设置。
4.根据权利要求1所述的半导体器件，其中所述第二晶体管的源区被设置在所述掩埋掺杂层中。
5.根据权利要求1所述的半导体器件，其中所述第一晶体管的漏区和所述多个第二晶体管中的每一个的相应漏区被与所述半导体衬底的表面相邻地设置。
6.根据权利要求1所述的半导体器件，其中所述第二晶体管的源区和漏区在与所述半导体衬底的表面相交的第一方向上与彼此远离地布置。
7.根据权利要求1所述的半导体器件，还包括与所述第一晶体管和所述第二晶体管的本体部分接触的本体接触区。
8.根据权利要求1所述的半·导体器件，其中所述第二晶体管中的每一个的栅电极被设置在设置于所述半导体衬底的表面内的栅极沟槽中。
9.根据权利要求7所述的半导体器件，其中在所述栅极沟槽内的栅电极下面设置场板。
10.根据权利要求1所述的半导体器件，其中所述第二晶体管中的每一个都是超结半导体器件。
11.根据权利要求1所述的半导体器件，其中所述第一晶体管的源区或漏区被设置在所述掩埋掺杂层中。
12.根据权利要求1所述的半导体器件，还包括被设置在所述第二晶体管之间的隔离沟槽。
13.根据权利要求1所述的半导体器件，其中所述第二晶体管中的每一个都包括并联连接的至少两个晶体管单元。
14.根据权利要求1所述的半导体器件，其中所述半导体衬底是利用第一导电类型掺杂的，并且所述掩埋层是利用第二导电类型掺杂的，所述第二导电类型不同于所述第一导电类型。
15.根据权利要求1所述的半导体器件，还包括将所述第二晶体管中的一个的漏区与相邻第二晶体管的源区电耦合的接触沟槽，该接触沟槽在衬底的深度方向上延伸。
16.根据权利要求15所述的半导体器件，其中所述接触沟槽沿着所述第二晶体管中的每一个的第二漂移区延伸。
17.根据权利要求15所述的半导体器件，其中所述接触沟槽是与将相邻第二晶体管与彼此绝缘的隔离沟槽相邻地布置的。
18.根据权利要求6所述的半导体器件，其中所述第二晶体管中的每一个都包括第二漂移区，所述第二漂移区在所述第一方向上延伸。
19.根据权利要求1所述的半导体器件，其中所述第一晶体管是增强型场效应晶体管，并且所述第二晶体管中的每一个都是耗尽型场效应晶体管。
20.一种制造半导体器件的方法，包括: 形成具有漂移区域的第一晶体管，以及 形成多个第二晶体管，每个第二晶体管都包括源区、漏区和栅电极， 其中所述第二晶体管被形成为串联电耦合以便形成串联电路，该串联电路被形成为电耦合到所述第一晶体管，所述第一晶体管和所述多个第二晶体管至少部分被形成在包括掩埋掺杂层的半导体衬底中，其中所述第二晶体管的源区或漏区被形成为设置在所述掩埋掺杂层中。
【文档编号】H01L27/088GK103579233SQ201310333206
【公开日】2014年2月12日 申请日期:2013年8月2日 优先权日:2012年8月3日
【发明者】R.鲁道夫, T.施勒泽, R.魏斯 申请人:英飞凌科技德累斯顿有限责任公司