半导体装置制造方法
【专利摘要】本发明的目的在于提供能够无不利影响地降低饱和电流相对栅极电压变动的灵敏度的半导体装置。本申请发明的半导体装置具有：沟道层（12），形成在基板上；绝缘层（20），与该沟道层（12）相接地形成；第一半导体层（22），形成在该绝缘层（20）的与该沟道层（12）相反的一侧并掺杂有杂质；第二半导体层（24），形成在该第一半导体层（22）的与该绝缘层（20）相反的一侧并掺杂有杂质；栅极电极（26），形成在该第二半导体层（24）的与该第一半导体层（22）相反的一侧。并且，该第一半导体层（22）的杂质密度除以该第一半导体层（22）的相对介电常数得到的值大于该第二半导体层（24）的杂质密度除以该第二半导体层（24）的相对介电常数得到的值。
【专利说明】半导体装置
【技术领域】
[0001]本发明涉及在例如大电流的开关等中使用的半导体装置。
【背景技术】
[0002]在专利文献I中公开了具有MOS结构的半导体装置。该半导体装置在基板上隔着栅极绝缘层具有低杂质密度的多晶硅。在多晶硅之上具有金属硅化物。也就是说，作为栅极电极，具有多晶硅和金属硅化物。使多晶硅的杂质密度低是为了在施加了栅极电压时在多晶硅中扩大耗尽层而减弱施加于基板的电压。
[0003]另外，在非专利文献I中公开了在栅极电极形成有耗尽层。
[0004]专利文献1:日本特开平8-078534号公报；
专利文献2:日本特开2010-118548号公报；
非专利文献 1:1EEE Electron Device Letters EDL-10 (5)，pl92 (1989):C_Y.Lu, J.M.Sung, H.C.Kirsch, S.J.Hillenius, T.E.Smith, and.L.Manchanda, “AnomalousCV characteristics of implanted poly.MOS structure in n+/p+ dual-gate CMOStechnology，，。
[0005]在为了使半导体装置导通而施加了预定的栅极电压时，饱和电流必须为预先决定的最大饱和电流和最小饱和电流之间的值。在此，栅极电压在一定的范围产生偏差。因此，必须考虑即使有栅极电压的偏差，饱和电流也为最大饱和电流和最小饱和电流之间的值。也就是说，优选使饱和电流相对于栅极电压变动的灵敏度降低。
[0006]就专利文献I公开的半导体装置而言，由于栅极电压的一部分施加于多晶硅，所以，可以说饱和电流相对于栅极电压变动的灵敏度低。但是，在专利文献I所公开的半导体装置中，当施加栅极电压时，始终在多晶硅中形成厚(长)的耗尽层，所以，存在难以对栅极绝缘层上施加充分的电压的问题。因此，例如，当采用通过降低形成反转层的部分即沟道层的杂质密度来降低阈值电压等的措施时，存在产生闩锁效应(latch-up)的问题。
【发明内容】
[0007]本发明是为了解决上述课题而提出的，其目的在于提供一种能够无不利影响地降低饱和电流相对于栅极电压变动的灵敏度的半导体装置。
[0008]用于解决课题的手段
本发明的半导体装置具有:沟道层，形成在基板之上；绝缘层，与该沟道层相接地形成；第一半导体层，形成在该绝缘层的与该沟道层相反的一侧并且掺杂有杂质；第二半导体层，形成在该第一半导体层的与该绝缘层相反的一侧并且掺杂有杂质；栅极电极，形成在该第二半导体层的与该第一半导体层相反的一侧。并且，该第一半导体层的杂质密度除以该第一半导体层的相对介电常数得到的值大于该第二半导体层的杂质密度除以该第二半导体层的相对介电常数得到的值。 [0009]发明效果 根据本发明，在比得到最小饱和电流的栅极电压低的栅极电压下，难以在绝缘层之上的半导体层形成耗尽层，在比得到预定的饱和电流的栅极电压高的栅极电压下，该半导体层的耗尽层容易延伸，所以，能够无不利影响地降低饱和电流相对于栅极电压变动的灵敏度。
【专利附图】
【附图说明】
[0010]图1是本发明的实施方式I的半导体装置的剖视图。
[0011]图2是表示对栅极电极施加了小于阈值电压的电压时的各层的耗尽层的长度和电压的图。
[0012]图3是表示对栅极电极施加了高于阈值电压的电压时的各层的耗尽层的长度和电压的图。
[0013]图4是表示与图3的情况相比进一步提高栅极电压时的各层的耗尽层的长度和电压的图。
[0014]图5是表示施加了未形成反转层的栅极电压时施加于各层的电压的曲线图。
[0015]图6是表示施加了形成反转层的栅极电压时施加于各层的电压的曲线图。
[0016]图7是表示提高了第一半导体层的杂质密度时施加于各层的电压的曲线图。
[0017]图8是表示降低了第一半导体层的杂质密度时施加于各层的电压的曲线图。
[0018]图9是表示使第二半导体层的杂质密度高于lE15/cm3时施加于各层的电压的曲线图。
[0019]图10是表示使第二半导体层的杂质密度高于lE15/cm3时施加于各层的电压的曲线图。
[0020]图11是表示栅极电压与饱和电流的关系的曲线图。
[0021]图12是表示变形例的半导体装置中的各层的耗尽层的长度和电压的图。
[0022]图13是表示本发明的实施方式2的半导体装置的剖视图。
[0023]图14是本发明的实施方式3的半导体装置的剖视图。
[0024]图15是本发明的实施方式4的半导体装置的剖视图。
[0025]图16是表示施加了未形成反转层的栅极电压时施加于各层的电压的曲线图。
[0026]图17是表示施加了形成反转层的栅极电压时施加于各层的电压的曲线图。
[0027]附图标记说明:
10基板、12沟道层、14发射极层、20绝缘层、22第一半导体层、24第二半导体层、25半导体层、26栅极电极、30缓冲层、32集电极层、34集电极电极、50反转层、6 O阻挡层、110绝缘层、112第一半导体层、114第二半导体层、116栅极电极。
【具体实施方式】
[0028]参照附图对本发明的实施方式的半导体装置进行说明。对相同或对应的构成要素标注相同的附图标记，有时省略重复说明。此外，杂质密度这样的用语是指平均有效杂质密度。
[0029]实施方式I
图1是本发明的实施方式I的半导体装置的剖视图。半导体装置由η沟道沟槽型IGBT形成。该半导体装置具有杂质密度非常低且作为漂移层发挥功能的η型的基板10。在基板10的上表面形成有沟道层12。沟道层由杂质密度为1.0E17/cm3且相对介电常数为11.7的P型半导体形成。在沟道层12上形成有发射极层14。发射极层14由杂质密度高的η型半导体形成。
[0030]接着，对沟槽结构进行说明。与沟道层12相接地形成绝缘层20。绝缘层20的层厚为lOOnm，相对介电常数为3.9。此外，沟道层12的杂质密度越高，绝缘层20的层厚就越薄，沟道层12的杂质密度越低，绝缘层20的层厚就越厚。
[0031]在绝缘层20的与沟道层12相反的一侧形成有掺杂了杂质的第一半导体层22。第一半导体层22由杂质密度为1.0E18/cm3、相对介电常数为11.7、层厚为16.2?24.0nm的任一厚度的η型多晶半导体形成。
[0032]在第一半导体层22的与绝缘层20相反的一侧形成有掺杂了杂质的第二半导体层24。第二半导体层24由杂质密度为1.0E15/cm3、相对介电常数为11.7的η型多晶半导体形成。并且，第一半导体层22的杂质密度除以第一半导体层22的相对介电常数得到的值大于第二半导体层24的杂质密度除以第二半导体层24的相对介电常数得到的值。此外，有时将第一半导体层22和第二半导体层24总称为半导体层25。
[0033]在第二半导体层24的与第一半导体层22相反的一侧形成有栅极电极26。对于栅极电极26来说，为了减小栅极布线电阻，优选由低电阻的高熔点金属形成。从图1可知，绝缘层20、第一半导体层22、第二半导体层24以及栅极电极26形成贯通沟道层12以及发射极层14并到达基板I的沟槽栅极。
[0034]在基板10的下表面形成有η型的缓冲层30。在缓冲层30的下表面形成有P型的集电极层32。因此，从集电极层32向基板10注入的空穴的量由缓冲层30调整。在集电极层32的下表面利用金属形成有集电极电极34。集电极电极34利用焊料等芯片焊接(diebond)于模块的构图基板等。
[0035]接着，对本发明的实施方式I的半导体装置的动作进行说明。图2是表示对栅极电极施加了小于阈值电压的电压时的各层的耗尽层的长度和电压的图。图2是提取了图1的虚线部分的图。沟道层12中的虚线表示在沟道层12形成的耗尽层(以后称为沟道耗尽层)的端部。另外，第一半导体层22中的虚线表示在第一半导体层22形成的耗尽层(以后称为第一耗尽层)的端部。沟道耗尽层的长度为Xqi,第一耗尽层的长度为Χω。
[0036]在图2的下部示出各层的电压。可知栅极电压大部分施加于沟道层12和绝缘层20。在沟道层12所产生的电荷Q、由沟道耗尽层引起的电容Ca1、由半导体层25引起的电容Cex、绝缘层20的电容Cin、施加于沟道层12的电压Van施加于半导体层25的电压Vex、施加于绝缘层20的电压Vin、施加于栅极电极26的电压Ve通过下面的公式算出。
【权利要求】
1.一种半导体装置，其特征在于，具有: 沟道层，形成在基板之上； 绝缘层，与所述沟道层相接地形成； 第一半导体层，形成在所述绝缘层的与所述沟道层相反的一侧并且掺杂有杂质；第二半导体层，形成在所述第一半导体层的与所述绝缘层相反的一侧并且掺杂有杂质；以及 栅极电极，形成在所述第二半导体层的与所述第一半导体层相反的一侧， 所述第一半导体层的杂质密度除以所述第一半导体层的相对介电常数得到的值大于所述第二半导体层的杂质密度除以所述第二半导体层的相对介电常数得到的值。
2.如权利要求1所述的半导体装置，其特征在于， 在将用于使饱和电流流过的导通电压施加于所述栅极电极时，在所述第一半导体层整体以及所述第二半导体层的一部分形成有耗尽层。
3.如权利要求2所述的半导体装置，其特征在于， 所述第二半导体层的杂质密度为所述第一半导体层的杂质密度的1/10以下。
4.如权利要求1至3中任一项所述的半导体装置，其特征在于， 具有:阻挡层，形成在所述第一半导体层和所述第二半导体层之间并且杂质的扩散系数比所述第二半导体层的杂质的扩散系数低。
5.如权利要求1至3中任一项所述的半导体装置，其特征在于， 具有形成在所述沟道层之上的发射极层， 所述绝缘层、所述第一半导体层、所述第二半导体层以及所述栅极电极形成贯通所述沟道层以及所述发射极层并到达所述基板的沟槽栅极， 所述绝缘层中的与所述发射极层相接的部分形成得比与所述沟道层相接的部分厚。
6.如权利要求1至3中任一项所述的半导体装置，其特征在于， 具有形成在所述沟道层之上的发射极层， 所述绝缘层、所述第一半导体层、所述第二半导体层以及所述栅极电极形成贯通所述沟道层以及所述发射极层并到达所述基板的沟槽栅极， 所述第一半导体层中的贯通所述发射极层的部分的杂质密度比贯通所述沟道层的部分的杂质密度高。
7.如权利要求1至3中任一项所述的半导体装置，其特征在于， 所述第一半导体层的层厚满足以下的公式，
8.如权利要求1至3中任一项所述的半导体装置，其特征在于， 具有:低电阻层，形成在所述第二半导体层和所述栅极电极之间并且电阻值比所述第二半导体层的电阻值低。
9.如权利要求1至3中任一项所述的半导体装置，其特征在于， 所述基板由宽带隙半导体形成。
10.如权利要求9所述的半导体装置，其特征在于， 所述宽带隙半导体是碳化硅、氮化镓类材料或金刚石。
【文档编号】H01L29/739GK103681823SQ201310363445
【公开日】2014年3月26日 申请日期:2013年8月20日 优先权日:2012年9月20日
【发明者】楠茂 申请人:三菱电机株式会社