半导体器件、集成电路及其制造方法

半导体器件、集成电路及其制造方法
【专利摘要】本发明涉及半导体器件、集成电路及其制造方法。半导体器件的一个实施例包括：具有第一侧面和与第一侧面相对的第二侧面的半导体主体。半导体器件进一步包括：第一接触沟槽，其在第一侧面处延伸到半导体主体中。第一接触沟槽包括电耦合到与第一接触沟槽邻近的半导体主体的第一导电材料。半导体器件进一步包括：第二接触沟槽，其在第二侧面处延伸到半导体主体中。第二接触沟槽包括电耦合到与第二接触沟槽邻近的半导体主体的第二导电材料。
【专利说明】半导体器件、集成电路及其制造方法
【技术领域】
[0001]本发明涉及半导体器件、集成电路及其制造方法。
【背景技术】
[0002]半导体器件和集成电路形成在半导体主体(例如，包括其上的可选的(多个)半导体层的半导体衬底)中。作为例子，诸如离子注入、层沉积和刻蚀之类的工艺允许将功能区(例如，η掺杂区和P掺杂区与电介质)引入半导体主体中。半导体器件和集成电路关于每个芯片面积的可靠性和功能性受到限制。因此，存在对改进的解决方案的需要。

【发明内容】

[0003]根据半导体器件的实施例，半导体器件包括:半导体主体，其包括第一侧面和与第一侧面相对的第二侧面。半导体器件进一步包括:第一接触沟槽，其在第一侧面处延伸到半导体主体中。第一接触沟槽包括电耦合到与第一接触沟槽邻近的半导体主体的第一导电材料。半导体器件进一步包括:第二接触沟槽，其在第二侧面处延伸到半导体主体中。第二接触沟槽包括电耦合到与第二接触沟槽邻近的半导体主体的第二导电材料。
[0004]根据集成电路的实施例，集成电路包括:半导体主体，其包括第一侧面和与第一侧面相对的第二侧面。半导体主体进一步包括经由深沟槽隔离来电绝缘的第一电路部分和第二电路部分。半导体主体经由第二侧面附接到载体。半导体主体进一步包括沿着第二侧面处的表面的台阶。
[0005]根据制造集成电路的方法的实施例，方法包括:在包括第一侧面和与第一侧面相对的第二侧面的半导体主体中形成第一电路部分和第二电路部分。方法进一步包括:在第一电路部分与第二电路部分之间的半导体主体中形成深沟槽隔离。方法进一步包括:沿着第二侧面处的表面在半导体主体中形成台阶。方法进一步包括:经由第二侧面将半导体主体附接到载体。
[0006]根据制造半导体主体的方法，方法包括:在衬底的第一侧面上形成图案。方法进一步包括:在衬底的第一侧面上形成半导体层。方法进一步包括:经由半导体层的表面将衬底和半导体层附接到载体。方法进一步包括:从与第一侧面相对的第二侧面去除衬底。
[0007]根据制造半导体器件的方法，方法包括:在半导体主体的第一侧面处形成栅极电介质和栅极电极。方法进一步包括:在与第一侧面相对的半导体主体的第二侧面处形成至少一个第一导电层。方法进一步包括:在该至少一个第一导电层上形成导电层图案，其中，导电层图案的厚度在0.5 μ m与50 μ m之间调整。
[0008]根据阅读以下的详细说明书并且根据观察附图，本领域的普通技术人员将认识到附加的特征和优点。
【专利附图】

【附图说明】
[0009]附图被包括以提供对本发明的进一步理解，并且被并入且构成该说明书的一部分。图图示了本发明的实施例，并且与说明书一起用来解释本发明的原理。将容易地领会本发明的其它实施例和意图的优点，这是因为通过参照以下的详细说明书它们将变得更好理解。图的元件不必相对于彼此成比例。同样的参考数字标示相应的类似部分。
[0010]图1是包括半导体主体的第一侧面处的第一接触沟槽以及半导体主体的第二侧面处的第二接触沟槽的半导体器件的一部分的示意与简化的横截面视图。
[0011]图2A是根据一个实施例的包括电耦合到第二接触沟槽的η掺杂区和P掺杂区的图1中图示的半导体主体的一部分的示意横截面视图。
[0012]图2Β是根据另一个实施例的包括电耦合到第二接触沟槽的η掺杂区和ρ掺杂区的图1中图示的半导体主体的一部分的示意横截面视图。
[0013]图2C是根据一个实施例的包括电耦合到第二接触沟槽的η+掺杂区的图1中图示的半导体主体的一部分的示意横截面视图。
[0014]图2D是包括具有侧壁角α的第二接触沟槽的图1中图示的半导体主体的一部分的示意横截面视图。
[0015]图3是包括半导体主体的第一侧面处的第一接触沟槽和半导体主体的第二侧面处的第二接触沟槽的垂直场效应晶体管的一部分的示意横截面视图。
[0016]图4是经由半导体主体的第二侧面来安装到载体的图3的垂直场效应晶体管的一部分的示意横截面视图。
[0017]图5是半导体主体的一部分的示意横截面视图，所述半导体主体在相对的第一侧面512和第二侧面517处包括数个半导体器件，并且在半导体主体的第一侧面处包括第一接触沟槽，并且在半导体主体的第二侧面处包括第二接触沟槽。
[0018]图6是包括经由深沟槽隔离电绝缘的电路区块的集成电路的一部分的示意横截面视图。
[0019]图7是根据实施例的制造集成电路的方法的简化流程图。
[0020]图8Α是于在第一电路部分与第二电路部分之间在第一侧面处形成深沟槽隔离并且从与第一侧面相对的第二侧面去除半导体主体之后，半导体主体的示意横截面视图。
[0021]图8Β是在从第二电路部分802中的第二侧面817去除一部分半导体主体805之后的图8Α的半导体主体的示意横截面视图。
[0022]图8C是在形成与第一电路部分和第二电路部分中的第二侧面处的半导体主体邻近的电介质层之后的图8Β的半导体主体805的示意横截面视图。
[0023]图8D是在去除第二侧面处的第一电路部分中的电介质层之后的图8C的半导体主体的示意横截面视图。
[0024]图9是根据实施例的制造半导体主体的方法的简化流程图。
[0025]图1OA是于在衬底的第一侧面上形成层之后的衬底的示意横截面视图。
[0026]图1OB是在导致图案化的层的使层图案化之后的图1OA的衬底的示意横截面视图。
[0027]图1OC是于在衬底的第一侧面上形成半导体层之后的图1OB的衬底的示意横截面视图。
[0028]图1OD是在将衬底和半导体层附接到载体之后并且在移除衬底之后的图1OC的半导体层的示意横截面视图。[0029]图1OE是在去除图案化的层之后的图1OD的半导体层的示意横截面视图。
[0030]图1lA至IlD和12A至12C图示了制造在半导体主体的背侧面包括导电层图案的半导体器件的不同实施例的示意横截面视图。
【具体实施方式】
[0031]在以下的详细说明书中，参照附图，所述附图形成详细说明书一部分，并且在所述附图中借助于图示示出了具体实施例(在其中可以实践本发明)。应该理解的是，在不离开本发明范围的情况下，可以利用其它实施例并且可以进行结构或逻辑改变。例如，可以结合或连同其它实施例来使用针对一个实施例图示或描述的特征，以产生还有另外的实施例。意图的是，本发明包括这种修改和变化。通过使用不应理解为限制所附权利要求范围的具体语言来描述例子。
[0032]图不按比例且仅用于说明的目的。出于清楚，除非另外陈述，否则在不同的图中已经由相同的参考符号标示相应的元件。
[0033]诸如“第一”、“第二”等等之类的术语用来描述各种元件、区域、部分等，并且也不意图是限制性的。遍及说明书，相同的术语指的是相同的元件。
[0034]术语“具有”、“包含”、“包括了”、“包括”等等都是开放性的，并且术语指示所陈述的结构、元件或特征的存在，但不排除附加的元件或特征。
[0035]冠词“一”、“一个”和“该”意图包括复数以及单数，除非上下文清楚地另有指示。
[0036]通过指示靠近掺杂类型“η”或“ρ”的“ _ ”或“ + ”，图图示了相对的掺杂浓度。例如，“η_”意指低于“η”掺杂区掺杂浓度的掺杂浓度，而“η+”掺杂区具有比“η”掺杂区更高的掺杂浓度。相同的相对掺杂浓度的掺杂区不必具有相同的绝对掺杂浓度。例如，两个不同的“η”掺杂区可以具有相同或不同的绝对掺杂浓度。
[0037]术语“电连接”描述了电连接元件之间的永久低欧姆连接，例如有关元件之间的直接接触或经由金属和/或高掺杂半导体的低欧姆连接。术语“电耦合”包括适配于信号传输的一个或多个介入元件可以被提供在电耦合元件(例如可控制为在第一状态下暂时提供低欧姆连接而在第二状态下暂时提供高欧姆电去耦合的元件)之间。
[0038]图1是根据实施例的半导体器件100的一部分的示意和简化横截面视图。半导体器件100包括半导体主体105。根据实施例，半导体主体105是单晶硅衬底。根据其它实施例，半导体衬底105包括其它半导体材料，例如SiC或GaN。半导体主体105可以进一步不包括半导体层，或者进一步包括一个或多个半导体层，例如半导体衬底上的外延半导体层。
[0039]半导体器件100进一步包括第一侧面112(例如，半导体主体105的正侧面)处的第一接触沟槽Iio和第二侧面117 (例如，半导体主体105的背侧面)处的第二接触沟槽115。
[0040]第一接触沟槽110包括第一导电材料114而第二接触沟槽115包括第二导电材料119。第一导电材料114和第二导电材料119可以是相同的，从而允许使用相同的工艺设备用于形成这些材料。第一材料114和第二材料119还可以彼此不同或者部分不同，从而允许导电材料对于第一侧面112和第二侧面117处的要求的改进调整。
[0041 ] 半导体器件100进一步包括特定于半导体器件100的已知元件。在一个实施例中，半导体器件100是二极管，并且包括P掺杂阳极和η掺杂阴极。在另一个实施例中，半导体器件100是场效应晶体管(FET)，并且至少包括源极区、主体区、漏极区、栅极电介质和栅极电极。根据实施例，半导体器件是包括第一器件端子(例如，第一侧面112处的源极端子或阳极端子)和第二器件端子(例如，第二侧面117处的漏极端子或阴极端子)的垂直半导体器件。
[0042]第一侧面112和第二侧面117处(S卩，两个侧面112、117处)的接触沟槽的形成允许改进半导体器件(例如，诸如金属氧化物FET (MOSFET)之类的功率半导体器件)的数个方面。作为例子，当以适当的导电材料(例如，Cu或W与Cu的组合，或W与Cu及(多个)阻挡层的组合)至少部分填充沟槽时，压缩应变(compressive strain)可以在由娃制成或包括硅的半导体主体105中被诱导。在这种情况下，压缩应变可以不仅存在于垂直FET的沟道区中，而且还存在于以下的层，例如外延层和/或半导体衬底中。作为例子，压缩应变可以经由接触沟槽的相应图案来分布在芯片区域，例如在单元区域和/或边缘区域中要求较高电荷载流子迁移率的(多个)区域可以包括较高比例的接触沟槽的区域。因此可以调整芯片区域之上的电流密度分布。作为例子，用比单元区域中更高的边缘区域中的接触沟槽的比例区域，可以实现增加晶体管器件的边缘区域中的电流密度能力。从而，可以在边缘区域中增加压缩应变以及因而增加硅中的电荷载流子迁移率。
[0043]在一个实施例中，第二接触沟槽115的宽度W2范围在0.1微米至10微米之间。同样地,第一接触沟槽Iio的宽度W1范围可以在0.1微米至2微米之间。
[0044]在一个实施例中，第二接触沟槽115的深度d2范围在0.1微米至50微米之间。同样地，第一接触沟槽110的深度Cl1范围在0.1微米至5微米之间。
[0045]在第一侧面112上，可以布置第一接触沟槽的图案。第一接触沟槽或至少一些第一接触沟槽可以关于宽度、深度、锥度(taper)和接触沟槽几何形状中的一项或多项而不同。例如，接触沟槽几何形状包括条纹、闭合环路和多边形。第一接触沟槽或至少一些第一接触沟槽也可以关于第一导电材料而不同。作为例子，第一接触材料包括T1、TiN、W、Tiff,Ta、Cu、Al、AlSiCu、AlCu、除了半导体主体105的材料之外的掺杂半导体材料和碳纳米管中的一种或其组合。此外，第一接触沟槽可以附加地包括(多个)扩散阻挡层和电介质，例如氧化铝(例如，Al2O3)和/或氮化铝(例如，AlN)。
[0046]在第二侧面117处，可以布置第二接触沟槽的图案。第二接触沟槽或至少一些第二接触沟槽可以关于宽度、深度、锥度和接触沟槽几何形状中的一项或多项而不同。例如，接触沟槽几何形状包括条纹、闭合环路和多边形。第二接触沟槽或至少一些第二接触沟槽也可以关于第一导电材料而不同。作为例子，第二接触材料包括T1、TiN、W、TiW、Ta、Cu、Al、AlSiCu, AlCu、除了半导体主体105的材料之外的掺杂半导体材料和碳纳米管中的一种或其组合。此外，第二接触沟槽可以附加地包括(多个)扩散阻挡层和电介质，例如氧化铝(例如，Al2O3)和/或氮化铝(例如，AlN)。
[0047]除了由通过第一侧面112处的第一接触沟槽110和第二侧面117处的第二接触沟槽115诱导的压缩应变导致的改进的整体电荷载流子迁移率的有益效果之外，第一接触沟槽110和第二接触沟槽115还允许半导体主体105内的改进的热导率。作为例子，在半导体器件100的工作期间的半导体主体105中生成的热量可以经由第一接触沟槽110和第二接触沟槽115以及第一侧面112和第二侧面117来更高效地耗散。在改进半导体主体105内的热耗散的情况下，可以适当地(即关于导电材料的导热能力)选择第一导电材料114和第二导电材料119。[0048]图2A是根据一个实施例的在图1中图示的半导体主体105的一部分120b的示意横截面视图，其包括电耦合到第二接触沟槽115的导电材料119的n+掺杂区1250和p+掺杂区1260。在图2A中示出的实施例中，n+掺杂区与比第二沟槽115的第二部分更接近第二侧面117的第二接触沟槽115的第一部分邻接，该第二沟槽115的第二部分与P+掺杂区1260邻接。换句话说，当将第二沟槽115的顶侧面限定为比第二接触沟槽115的底侧面更接近第二侧面117时，P+掺杂区1260与第二接触沟槽115的底侧面邻接。n+掺杂区1250和P+掺杂区1260嵌入由半导体主体105的η掺杂部分围绕的ρ型井127中。作为例子，ρ型井127可以是形成在第二侧面117处的η沟道FET的主体区，P+掺杂区1260可以是主体接触区，而η+掺杂区1250可以是源极区。
[0049]图2Β是根据另一个实施例的在图1中图示的半导体主体105的一部分120b的示意横截面视图，其包括电耦合到第二接触沟槽115的导电材料119的n+掺杂区1251和p+掺杂区1261。在图2B中图示的实施例中，P+掺杂区1261与比第二接触沟槽115的第二部分更接近第二侧面117的第二接触沟槽115的第一部分邻接，该第二接触沟槽115的第二部分与n+掺杂区1251邻接。换句话说，当将第二接触沟槽115的顶侧面限定为比第二接触沟槽115的底侧面更接近第二侧面117时，n+掺杂区1251与第二接触沟槽115的底侧面邻接。n+掺杂区1251和ρ+掺杂区1261由半导体主体105的η掺杂部分围绕。作为例子，η掺杂区1251可以是ρ沟道FET的主体接触区，而ρ掺杂区1261可以是ρ沟道FET的源极区。
[0050]图2C是根据一个实施例的在图1中图示的半导体主体105的一部分120b的示意横截面视图，其包括电耦合到第二接触沟槽115的导电材料119的n+掺杂区128。n+掺杂区128可以是高η掺杂半导体衬底(例如，高η掺杂硅衬底)的一部分。作为例子，第二接触沟槽115中的导电材料119可以与半导体芯片背侧面处的垂直FET的漏极电耦合。
[0051]图2D是在图1中图示的半导体主体105的一部分120b的示意横截面视图，其包括具有相对于垂直于第二侧面117的方向的侧壁角α的第二接触沟槽115。根据实施例，侧壁角α范围在0°至44°之间。作为半导体主体105的一部分的η+掺杂区128电耦合到第二接触沟槽115中的导电材料119。与图2C中图示的实施例类似，η+掺杂区域128可以是高η掺杂半导体衬底(例如，高η掺杂硅衬底)的一部分。作为例子，第二接触沟槽115中的导电材料119可以与半导体芯片的背侧面处的垂直FET的漏极电耦合。
[0052]图3是根据实施例的垂直功率FET 300的一部分的示意横截面视图。垂直功率FET 300包括半导体主体305，例如单晶硅半导体主体。半导体主体305包括η+掺杂半导体衬底306 (例如，η+掺杂硅衬底)和η掺杂半导体层307 (例如，η+掺杂半导体衬底306上的η掺杂外延硅层)。作为例子，η掺杂的浓度和半导体层307的厚度可以被选择，以满足例如阻塞电压(blocking voltage)能力和导通状态电阻的要求。
[0053]垂直功率FET 300进一步包括第一侧面312 (例如，半导体主体305的正侧面)处的第一接触沟槽310和第二侧面317 (例如，半导体主体305的背侧面)处的第二接触沟槽315。
[0054]第一接触沟槽310包括第一导电材料314，而第二接触沟槽315包括第二导电材料319。参照图1描述的关于接触沟槽的形状和材料以及填料的细节适用于第一接触沟槽310和第二接触沟槽315以及第一导电材料314和第二导电材料319。[0055]垂直功率FET 300进一步包括从第一侧面312延伸到η掺杂半导体层307中的栅极沟槽330。在每个栅极沟槽330中，电介质结构331使栅极电极332与可选的场电极333电绝缘。栅极电极332和场电极可以由导电材料(例如，诸如掺杂多晶硅之类的掺杂半导体材料和/或金属)组成或包括导电材料(例如，诸如掺杂多晶硅之类的掺杂半导体材料和/或金属)。垂直功率FET 300可以不包括任何可选的场电极，也可以包括一个、两个、三个或者甚至更多的可选的场电极。若干可选的场电极可以取决于垂直功率FET 300的电压阻塞要求。可选的场电极可以沿着垂直于第一侧面312的垂直方向交替地布置。作为例子，场电极可以电耦合到垂直功率FET 300的源极电势。电介质结构331可以包括若干电介质材料或电介质部分，例如诸如栅极氧化物之类栅极电介质、诸如场氧化物之类的场电介质和诸如顶氧化物之类的顶电介质。电介质结构331的栅极电介质部分位于栅极电极332与ρ掺杂主体区335之间。ρ掺杂主体区335经由ρ+掺杂主体接触区336电耦合到第一侧面312处的第一接触沟槽310的第一导电材料314。同样地，η+掺杂源极区337电耦合到第一侧面312处的第一接触沟槽310的第一导电材料314。在垂直功率FET 300中，可以经由施加到栅极电极332的电压来控制与源极区337和η掺杂半导体层307之间的栅极电介质邻接的沟道区的导电性。
[0056]第一导电材料314电连接到与垂直功率FET 300的不同晶体管单元的源极区337和主体区335互连的第一导电层340。第一导电材料314和第一导电层340的材料可以是相同的，或包括共同的构成部分，例如(多个)金属、(多个)金属合金、(多个)金属娃化物、(多个)掺杂半导体材料或其组合。换句话说，第一导电材料314和第一导电层340的材料一起形成连续的导电材料。作为例子，第一导电材料314和第一导电层340可以通过相同的制造工艺(例如，化学气相沉积(CVD )、物理气相沉积(P VD )、原子层沉积(A LD )、溅射工艺、电镀或其组合)来形成。
[0057]在垂直功率FET 300中，电流在第一侧面312处的第一接触沟槽310与第二侧面317处的第二接触沟槽315之间流动。第二侧面317处的第二接触沟槽315和第二导电材料319构成漏极接触。主体区335与第二侧面317之间的η.掺杂半导体衬底306和η掺杂半导体层307形成垂直功率FET 300的漂移区。与第一侧面312处的第一导电材料314和导电层340类似，第二导电材料319电连接到第二导电层341。第二导电材料319和第二导电层341的材料可以是相同的，或可以包括共同的构成部分，例如(多个)金属、(多个)金属合金、(多个)金属硅化物、(多个)掺杂半导体材料或其组合。换句话说，第二导电材料319和第二导电层341的材料一起形成连续的导电材料。作为例子，第二导电材料319和第二导电层341可以用相同的制造工艺(例如，化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)、溅射工艺、电镀或其组合)来形成。
[0058]在图3中图示的实施例中，包括第二导电材料319和第二导电层341材料的连续导电材料覆盖第二侧面317处的半导体主体305的表面。第二侧面317处的连续导电材料的外表面345主要是平坦的，并且包括与第二接触沟槽315 —致的凹槽346。凹槽346提供了如将参照图4所描述的那样的第二接触沟槽315的另一益处。
[0059]图4是经由半导体主体305的第二侧面317来安装到载体352 (例如，引线框)的图3的垂直场效应晶体管300的一部分350的示意横截面视图。当例如通过扩散焊接工艺，在垂直场效应晶体管300的第二侧面317处的连续接触材料与载体352之间形成焊料354时，凹槽344在连续接触材料与载体352之间保留为空隙355。由于空隙355与第二接触沟槽315是一致的,所以空隙355的布置(例如，空隙355之间的距离和空隙355的横向尺寸)可以通过第二接触沟槽319的形成来调整。这允许了关于已知工艺(在第二侧面317处缺乏空隙的预定义图案)的益处。在已知工艺中，具有数个10 μ m或者甚至大于50 μ m的横向尺寸的空隙在半导体主体与载体之间源于焊接工艺(例如扩散焊接)。具有该大小的横向尺寸的空隙对器件的半导体主体中已经生成的热量的耗散有负面影响。作为例子，随着增加的空隙的横向尺寸，有害或者甚至破坏性的电流丝(current filament)的风险增加。第二侧面317处的第二接触沟槽315和源于其的空隙355允许改进器件的半导体主体中生成的热量的耗散，并且允许抵消有害或者甚至破坏性的电流丝的出现。垂直场效应晶体管300的第一侧面312和/或第二侧面317的接触沟槽由于优良的散热能力(与围绕的半导体主体相比)改进了散热。接触沟槽的图案可以适配于例如通过使接触沟槽集中在接合线附近来实现半导体主体内的均匀热量分布。可以通过调整半导体主体中接触沟槽的分布、密度、宽度和深度来进一步影响半导体主体内的热分布。作为例子，接触沟槽可以从背侧面深度延伸到半导体主体中，并且接近正侧面处或正侧面附近的pn结。pn结处生成的热量从而可以经由接触沟槽耗散到背侧面。
[0060]图5是η掺杂半导体主体505的一部分的示意横截面视图，该η掺杂半导体主体505在相对的第一侧面512和第二侧面517处包括半导体器件，并且在半导体主体505的第一侧面512处包括第一接触沟槽510，并且在半导体主体505的第二侧面517处包括第二接触沟槽 515a、515b。
[0061]在图5中图示半导体器件和半导体区作为例子。这些例子包括垂直沟槽FET 560、平面栅极FET 561、第二侧面517处的FET的主体结构562、第二侧面517处的n+掺杂半导体区564的第一接触563、第二侧面517处的p+掺杂半导体区566的第二接触565和包括第二导电材料519b的第二接触沟槽515b，该第二导电材料519b电耦合到与第二接触沟槽515b邻近的n+掺杂区564b和p+掺杂区566b。
[0062]垂直沟槽FET 560进一步包括栅极沟槽530。每个栅极沟槽530都包括电介质结构531。电介质结构531使栅极电极532和场电极533与围绕的η掺杂半导体主体505电绝缘。P掺杂主体区535和η.掺杂源极区537位于栅极沟槽530之间并且与栅极沟槽530邻接。P掺杂主体区经由P+掺杂主体接触区536电耦合到第一接触沟槽510中的第一导电材料514。
[0063]平面栅极FET 561包括经由栅极电介质571与ρ掺杂主体区575电绝缘的平面栅极电极572，例如多晶硅栅极电极。平面栅极FET 561进一步包括ρ掺杂主体区575、η+掺杂源极区577和η.掺杂漏极区578。在ρ掺杂主体区575中，形成ρ+掺杂主体接触区576。
[0064]主体结构562包括用第二导电材料519a填充的第二接触沟槽515a。第二导电材料519a电耦合到ρ掺杂主体区585和n+掺杂源极/漏极区587。
[0065]在第一侧面512，由第一电介质591a围绕的第一接触图案590a、由第二电介质591b围绕的第一布线图案592a、由第三电介质591c围绕的第二接触图案590b和第二布线图案592b构成或形成配置为与形成于第一侧面512的半导体主体505中的元件连接和互连的第一侧面512处的布线区域的一部分。布线区域中的一些元件可以一起形成，即由连续且相同的材料形成。作为例子，可以一起处理第二布线图案592b和第二接触图案590b。[0066]与第一侧面512处的布线区域类似，包括第一接触563和第二接触565的第三接触图案590c、围绕第三接触图案590c的第四电介质591d和第三布线图案592c构成或形成第二侧面517处的布线区域的一部分。
[0067]图6是包括经由深沟槽隔离603电绝缘的第一电路区块601和第二电路区块602的集成电路600的一部分的示意横截面视图。深沟槽隔离603可以包括经由诸如氧化物(例如SiO2)之类的电介质603b与围绕的半导体主体605电绝缘的多晶硅603a。根据另一个实施例，深沟槽隔离603缺乏导电材料。第一电路区块601和第二电路区块602中的每个都包括功能元件，例如形成在半导体主体605中或上的电极、η掺杂和/或ρ掺杂半导体区、或电介质。第一电路区块是功率器件，例如可以是单沟道型或多沟道型(例如双沟道型)的功率FET或功率双扩散金属氧化物半导体FET(DMOSFET)。在多沟道型FET的情况下，公共漏极可以在第二侧面617 (例如，背侧面)处，而分离源极可以在第一侧面612 (例如，正侧面)处。第二电路区块602包括模拟和/或数字电路，例如栅极驱动器。
[0068]半导体主体605包括沿着第二侧面617处的表面的台阶606。第二电路区块602的厚度d2(l小于第一电路区块601的厚度d1(l。台阶606的高度h范围可以在0.2 μ m至10 μ m之间。第二侧面617处的电介质608进一步电隔离第二电路区块602。
[0069]包括例如Ti和TiWCu或其组合的可选的种子层621和包括例如Cu、Sn、Ag或其组合的背侧面金属656电连接到第一电路区块601的半导体主体605。
[0070]半导体主体605经由半导体主体605的第二侧面617安装到载体652 (例如，引线框)。当例如通过扩散焊接工艺，在第二侧面617的背侧面金属656与载体652之间形成焊料654时，凹槽空隙655保留在背侧面金属656与第二电路区块602中的载体652之间，所述第二电路区块602不同于电活性与热活性的第一电路区块601，是热非活性的。因而，空隙655固定到热非活性的第二电路区块602的区域，从而抵消热活性与电活性的第一电路区块601中的空隙形成。这允许改进第一电路区块601与载体652之间的电耦合及热耦
八
口 ο
[0071]图7是根据实施例的制造集成电路的方法的简化流程图。
[0072]工艺特征S700包括在包括第一侧面和与第一侧面相对的第二侧面的半导体主体中形成第一电路部分和第二电路部分。
[0073]工艺特征S710包括在第一电路部分与第二电路部分之间的半导体主体中形成深沟槽隔离。
[0074]工艺特征S720包括沿着第二侧面处的表面在半导体主体中形成台阶。
[0075]工艺特征S730包括经由第二侧面将半导体主体连接到载体。
[0076]在一个实施例中，沿着第二侧面处的表面形成台阶包括在第二侧面处的第一电路部分中的至少一部分半导体主体之上形成掩膜，并且从第二侧面去除第二电路部分中的至少一部分半导体主体。
[0077]在另一个实施例中，在第一电路部分与第二电路部分之间的半导体主体中形成深沟槽隔离包括:a)将深沟槽从第一侧面刻蚀到半导体主体中，b)给深沟槽衬以绝缘层，c)用导电材料填充沟槽并，以及d)从第二侧面去除半导体主体直到深沟槽的底侧面。
[0078]图8A是于在第一电路部分801与第二电路部分802之间在第一侧面812处形成深沟槽隔离803之后，半导体主体805 (例如，包括其上的可选的(多个)半导体层的半导体衬底)的示意横截面视图。处理半导体主体805直到如图8A中图示的那样的状态可以进一步包括以下工艺。
[0079]可以通过在第一侧面812上形成硬掩膜图案来形成深沟槽隔离803。然后，深沟槽可以例如通过诸如等离子刻蚀之类的干法刻蚀工艺来刻蚀到半导体主体805中。此后，例如通过使用诸如低压化学气相沉积(LPCVD )之类的适当的方法的保形沉积(conformald印osition)，在沟槽中可以形成电介质(例如，场氧化层)。沟槽然后可以用(多种)导电材料(例如，掺杂多晶硅和/或金属)来填充起来。公知的工艺紧随其后，以形成第一电路区块和第二电路区块以及另外的可选的电路区块的电路元件。这些公知的工艺包括诸如离子注入、刻蚀和层沉积之类的工艺。包括布线图案(例如，导电图案)和层间电介质的布线区域的形成紧随其后。在经由第一侧面812将半导体主体805附接到载体之后，然后从与第一侧面812相对的第二侧面817去除半导体主体直到沟槽底侧面。作为例子，电介质803b可以触发刻蚀停止信号。
[0080]图8B是在从第二电路部分802中的第二侧面817去除一部分半导体主体805之后的图8A的半导体主体的示意横截面视图。通过刻蚀掩膜842 (例如，树脂掩膜)的形成和诸如物理等离子刻蚀之类的刻蚀工艺,可以实行一部分半导体主体805的去除。
[0081]图SC是在去除刻蚀掩膜842并且形成与第二侧面817处的半导体主体805邻近的电介质808之后的图8B的半导体主体805的示意横截面视图。作为例子，电介质808可以是氧化物(例如，SiO2)或氮化物(例如，Si3N4)或其组合。
[0082]图8D是在去除一部分电介质808之后的图8C的半导体主体805的示意横截面视图。电介质808保留在第二侧面处的第二电路部分802中，并且从第二侧面817处的第一电路部分801的主要区域(即，大于75%或大于90%)去除。作为例子，电介质808可以通过刻蚀工艺和/或通过化学机械抛光(CMP)来从第二侧面817去除。
[0083]另外的工艺紧随其后，并且导致如在图6中所图示的那样的集成电路，例如形成第二侧面817处的可选的种子层、形成背侧面金属并且将半导体主体安装到诸如引线框之类的载体。
[0084]图9是根据实施例的制造半导体主体的方法的简化流程图。
[0085]工艺特征S900包括在衬底的第一侧面处形成图案。
[0086]工艺特征S910包括在衬底的第一侧面上形成半导体层。
[0087]工艺特征S920包括经由半导体层的表面来将衬底和半导体层附接到载体。
[0088]工艺特征S930包括从与第一侧面相对的第二侧面去除衬底。
[0089]以上方法允许半导体器件和集成电路(包括具有图案化的背侧面的半导体主体)的简单的制造。以上实施例中描述的半导体器件和集成电路可以包括以上工艺特征。作为例子，可以避免正侧面处理和晶圆减薄之后的高温度预算(budget)以及从正侧面到背侧面的复杂图案化/调整。
[0090]图1OA是于在第一侧面1012上形成层1001之后的衬底1005 (例如，半导体衬底)的示意横截面视图。层1001可以通过沉积技术(例如，化学气相沉积(CVD))来形成。层1001可以是与衬底1005的材料相同的材料，或可以是不同于衬底1005的材料的材料。作为例子，层1001可以是电介质层。作为另外的例子，层1001可以包括诸如氧化物(例如SiO2)和氮化物(例如，Si3N4)之类的材料的一层或层堆叠。作为另外的例子，在硅半导体衬底1005的情况下，层1001可以通过导致热生长氧化物(例如，SiO2)的衬底1005表面的热氧化来形成。
[0091]图1OB是在导致图案化的层IOOla的使层1001图案化之后的图1OA的衬底1005的示意横截面视图。层1001的图案化可以通过光刻工艺来实行，例如用光刻图案化的掩膜(例如，抗蚀剂或硬掩膜)来覆盖层1001，以及经由图案化的掩膜的开口选择性去除层部分。图1OB中图示的图案化的层IOOla可以对应于要由另外的工艺来形成的接触沟槽和/或空隙的图案。这些接触沟槽和空隙允许如以上实施例中描述的那样的各种技术益处。
[0092]图1OC是于在衬底1005的第一侧面1012上形成半导体层1008之后的图1OB的衬底1005的示意横截面视图。在半导体衬底和电介质图案化的层的情况下，半导体层1008可以通过化学气相沉积(CVD)(例如，通过选择性外延生长)来形成。半导体层的掺杂浓度和厚度可以针对要在半导体层1008中制造的半导体器件的电压阻塞要求和/或导通状态电阻要求来调整。
[0093]图1OD是在经由半导体层1008的表面将衬底1005和半导体层1008附接到载体(例如，玻璃载体或陶瓷载体)之后的图1OC的半导体层1008的示意横截面视图。从与第一侧面1012相对的第二侧面1017 (参见图10C)去除衬底1005。作为例子，衬底1005可以通过刻蚀工艺、通过研磨或通过其组合来被减薄。作为例子，当到达图案化的层IOOla时，可以终止刻蚀衬底1005。图案化的层IOOla可以触发刻蚀停止信号，所述刻蚀停止信号是在刻蚀或研磨期间监测到的特征变化。
[0094]图1OE是在去除图案化的层IOOla之后的图1OD的半导体层1008的示意横截面视图。作为例子，可以通过刻蚀工艺(例如，当去除SiO2时，通过氢氟酸(HF))来去除图案化的层1001a。在去除图案化的层IOOla之后，与图案化的层IOOla —致的凹槽图案1015保留。可以进一步处理凹槽图案1015，以实现半导体主体的任何期望的背侧面图案。图案和最终得到的技术益处的例子在以上实施例中描述，并且包括接触沟槽图案和空隙图案或其任何组合。
[0095]在将半导体层1008附接到载体1010之前，公知的工艺流程(例如，离子注入、光亥|J、刻蚀和层沉积)可以被实行，以在半导体层1008中形成半导体器件和电路元件，例如FET、绝缘栅双极型晶体管(IGBT )、二极管、双极型晶体管、电阻和电容。
[0096]在一个实施例(未示出)中，可以通过使第一侧面处的衬底图案化(例如，通过在第一侧面处的衬底表面中形成凹槽)来形成图案化的层。可以通过掩膜刻蚀衬底的第一侧面或通过用激光束处理衬底的第一侧面来形成凹槽。
[0097]图1lA是包括在其上的一个或数个半导体层的半导体主体1105 (例如，半导体衬底)的示意横截面视图。半导体主体包括半导体主体1105的第一侧面1112 (例如，正侧面)处的平面栅极结构1170 (包括平面栅极电介质1171和平面栅极电极1172)和沟槽栅极结构1175 (包括沟槽栅极电介质1176和沟槽栅极电极1177)中的至少一个。
[0098]至少一个导电层1179形成在第二侧面1117 (例如，半导体主体1105的背侧面)处。至少一个导电层1179可以包括Ag、T1、W、TiN、Cu、Al、Sn、Ag中的一种或任何组合。根据一个实施例，该至少一个导电层1179的最外层是贵金属。该至少一个导电层1179的形成可以包括任何合适的工艺(包括物理气相沉积(PVD)、化学气相沉积(CVD)和电化学沉积(ECD))。[0099]第二导电层1180形成在该至少一个第一导电层1179上。根据一个实施例，第二导电层1180例如通过ECO形成为铜层。第二导电层1180的厚度调整在0.5 μ m至50 μ m之间。根据实施例，与导电层图案邻近的该至少一个导电层的材料关于第一导电层的材料是选择性可刻蚀的。例如，与导电层图案邻近的该至少一个导电层的材料是贵金属，而第二导电层的材料是Cu。
[0100]参照图1lB中图示的半导体主体1105的示意横截面视图，刻蚀掩膜图案1181形成在第二导电层1180上，例如，光刻图案化的抗蚀剂层或光刻图案化的硬掩膜。
[0101]参照图1lC中图示的半导体主体1105的示意横截面视图，例如通过诸如湿法刻蚀之类各向同性刻蚀或通过各向异性刻蚀，第二导电层1180关于该至少一个第一导电材料1179的最外层材料选择性刻蚀。第二导电层1180的保留部分构成导电层图案1180’。
[0102]参照图1lD中图示的半导体主体1105的示意横截面视图，例如通过刻蚀、抗蚀剂剥离(resist stripping)、化学机械抛光(CMP)或其组合来去除刻蚀掩膜图案1181。与参照图6和图8A至8D描述的实施例类似，半导体主体1105可以经由半导体主体1105的第二侧面1117安装到载体(例如，引线框)。空隙被包括在载体与该至少一个第一导电层1179之间的导电层图案1180’中。导电层图案1180’可以适当地设计为使空隙位于半导体主体1105的热非活性的区域(即，除了其中导电层图案1180’的材料存在的半导体主体1105的电活性和热活性部分之外的区域)中。因而，空隙可以固定到热非活性电路区块(例如，除了功率器件之外的电路区块)的区域，从而抵消了热活性和电活性的其它电路区块中的空隙的形成。
[0103]可以通过图12A和12B中图示的工艺来实现类似的益处。由于图12A和12B中图示的工艺具有与图1lA至IlD中图示的工艺类似的若干工艺要素，所以以下的描述将提及这些工艺中的差异，并且至于类似性，参照与图1lA至IlD相关的描述。
[0104]参照图12A中图示的半导体主体1105的示意横截面视图，掩膜图案1190形成在至少一个导电层1179上。根据实施例，掩膜图案1190包括可以关于形成在掩膜图案1190的开口(参见，图12B)中的导电层图案1180’的材料而选择性去除的材料。
[0105]参照图12C中图示的半导体主体1105的示意横截面视图，掩膜图案1190例如通过刻蚀、抗蚀剂剥离或其组合来关于导电层图案1180’选择性地去除。
[0106]可以以任何方式组合上述实施例的特征，除非它们不互斥。用来描述上述实施例的具体导电类型是例子，并且同样地适用于互补导电类型。
[0107]虽然在这里已经图示并且描述了具体实施例，但是在不离开本发明范围的情况下，本领域的普通技术人员将领会的是，各种替换的和/或等同的实现方式可以替代示出且描述的具体实施例。本申请意图覆盖在这里所讨论的具体实施例的任何适配或变化。因此，意图的是，本发明仅由权利要求及其等同物限制。
【权利要求】
1.一种半导体器件,其包括: 半导体主体，其包括第一侧面和与第一侧面相对的第二侧面； 第一接触沟槽，其在第一侧面处延伸到半导体主体中，其中，第一接触沟槽包括电耦合到与第一接触沟槽邻近的半导体主体的第一导电材料；以及 第二接触沟槽，其在第二侧面处延伸到半导体主体中，其中，第二接触沟槽包括电耦合到与第二接触沟槽邻近的半导体主体的第二导电材料。
2.根据权利要求1所述的半导体器件，其中， 第一导电材料经由第一接触沟槽的侧壁电耦合到第一导电类型的第一半导体区；并且第一导电材料经由第一接触沟槽的底侧面电耦合到第二导电类型的第二半导体区，第二导电类型与第一导电类型互补。
3.根据权利要求1所述的半导体器件，其中， 第二导电材料经由第二接触沟槽的侧壁电耦合到第一导电类型的第三半导体区；并且第二导电材料经由第二接触沟槽的底侧面电耦合到第二导电类型的第四半导体区，第二导电类型与第一导电类型互补。
4.根据权利要求1所述的半导体器件，其中， 半导体器件是垂直半导体器件 ，所述垂直半导体器件包括第一侧面处的第一器件端子和第二侧面处的第二器件端子。
5.根据权利要求1所述的半导体器件，其中， 第二接触沟槽的宽度范围在0.Ιμ--至10 μ m之间。
6.根据权利要求1所述的半导体器件，其中， 第二接触沟槽的深度范围在0.14 111至5(^111之间。
7.根据权利要求1所述的半导体器件，其中， 第一导电材料和第二导电材料包括T1、TiN, W、Tiff, Ta、Cu、Al、AlSiCu和AlCu中的一种或组合。
8.根据权利要求1所述的半导体器件，其中， 第一接触沟槽和第二接触沟槽中的至少一个至少部分地用金属或金属合金填充，所述金属或金属合金被配置为在围绕第二接触沟槽的半导体主体中诱导压缩应变。
9.根据权利要求1所述的半导体器件，其中， 半导体主体是硅半导体主体，并且第一导电材料和第二导电材料中的至少一个包括Cu、W与Cu的组合以及扩散阻挡层、W与Cu的组合中的一个。
10.根据权利要求1所述的半导体器件，其中， 第二接触沟槽的侧壁与垂直于第二侧面的方向之间的角度范围在0°至44°之间。
11.根据权利要求1所述的半导体器件，进一步包括多个第二接触沟槽，其中，多个第二接触沟槽以形状、布局和深度中的至少一个而不同。
12.根据权利要求1所述的半导体器件，其中， 多个第二接触沟槽包括单元阵列中的第一数目的第二接触沟槽和围绕单元阵列的边缘区域中的第二数目的第二沟槽；并且其中，边缘区域中的第二数目的第二接触沟槽的面积百分比高于边缘区域中的第二数目的第二接触沟槽的面积百分比。
13.根据权利要求1所述的半导体器件，其中，第一侧面与第二侧面之间的半导体主体的厚度范围在5 μ m与50 μ m之间。
14.根据权利要求1所述的半导体器件，其中， 导电材料覆盖第二侧面处的半导体主体的表面，并且至少部分地填充第二沟槽；并且其中，第二侧面处的导电材料的外表面是主要地平坦的，并且包括与第二接触沟槽一致的凹槽。
15.一种集成电路，其包括: 半导体主体，其包括第一侧面和与第一侧面相对的第二侧面，其中，半导体主体包括经由深沟槽隔离来电绝缘的第一电路部分和第二电路部分；并且其中半导体主体经由第二侧面附接到载体；并且半导体主体包括沿着第二侧面处的表面的台阶。
16.根据权利要求15所述的集成电路，其中， 第一电路部分的至少70%的面积中的半导体主体的厚度大于第二电路部分的至少70%的面积中的半导体主体的厚度。
17.根据权利要求15所述的集成电路，其中 第一电路部分是功率场效应晶体管，而第二电路部分包括模拟电路元件和数字电路元件中的至少一个。
18.根据权利要求17所述的集成电路，其中， 功率场效应晶体管包括η沟道金属氧化物半导体场效应晶体管。
19.根据权利要求15所述的集成电路，进一步包括电耦合到第一电路部分中的半导体主体的第二侧面处的接触层，并且进一步包括接触层与第二电路部分中的半导体主体之间的绝缘层。
20.根据权利要求15所述的集成电路，其中， 深沟槽隔离包括多晶硅和多晶硅与半导体主体之间的氧化硅。
21.—种制造集成电路的方法，其包括: 在包括第一侧面和与第一侧面相对的第二侧面的半导体主体中形成第一电路部分和第二电路部分； 在第一电路部分与第二电路部分之间的半导体主体中形成深沟槽隔离； 沿着第二侧面处的表面在半导体主体中形成台阶；以及 经由第二侧面将半导体主体附接到载体。
22.根据权利要求21所述的方法，其中， 沿着第二侧面处的表面形成台阶包括: 在第二侧面处的第一电路部分中的至少一部分半导体主体之上形成掩膜；并且 从第二侧面去除第二电路部分中的至少一部分半导体主体。
23.根据权利要求21所述的方法，其中， 在第一电路部分与第二电路部分之间的半导体主体中形成深沟槽隔离包括: 从第一侧面将深沟槽刻蚀到半导体主体中； 给深沟槽衬以绝缘层； 用导电材料填充沟槽；以及 从第二侧面去除半导体主体直到深沟槽的底侧面。
24.一种制造半导体主体的方法，其包括: 在衬底的第一侧面处形成图案； 在衬底的第一侧面上形成半导体层； 经由半导体层的表面将衬底和半导体层附接到载体；并且 从与第一侧面相对的第二侧面去除衬底。
25.根据权利要求24所述的方法，其中， 去除衬底包括从第二侧面减薄衬底到图案的水平。
26.根据权利要求24所述的方法，进一步包括: 去除图案，从而导致半导体层中的凹槽。
27.根据权利要求26所述的方法，进一步包括: 在凹槽中形成导电材料。
28.根据权利要求26所述的方法，进一步包括: 经由凹槽的表面将η型掺杂剂和P型掺杂剂中的至少一个注入到半导体层中。
29.根据权利要求24所述的方法，其中， 形成图案包括: 通过氧化物层的光刻图案化，来在`晶体硅半导体衬底的第一侧面上形成氧化物图案。
30.根据权利要求24所述的方法，其中， 形成半导体层包括: 通过选择性外延生长来形成半导体层。
31.根据权利要求24所述的方法，其中， 电介质图案包括平行条纹、闭合环路和电介质岛的迭代图案中的至少一个。
32.根据权利要求24所述的方法，其中， 形成图案包括在第一侧面处的衬底的表面中形成凹槽。
33.根据权利要求24所述的方法，其中， 形成半导体层包括通过化学气相沉积来形成半导体层。
34.根据权利要求24所述的方法，其中， 形成图案包括第一侧面处的衬底的光刻图案化。
35.一种制造半导体器件的方法，其包括: 在半导体主体的第一侧面处形成栅极电介质和栅极电极； 在与第一侧面相对的半导体主体的第二侧面处形成至少一个第一导电层；以及在该至少一个第一导电层上形成导电层图案，其中，导电层图案的厚度在0.5μπι与50 μ m之间调整。
36.根据权利要求35所述的方法，其中， 与导电层图案邻近的该至少一个导电层的材料关于导电层图案的材料是选择性可刻蚀的。
37.根据权利要求35所述的方法，进一步包括: 经由导电层图案来将半导体主体连接到载体，其中，空隙被包括在载体与该至少一个第一导电层之间的导电层图案中。
【文档编号】H01L21/768GK103633063SQ201310363695
【公开日】2014年3月12日 申请日期:2013年8月20日 优先权日:2012年8月20日
【发明者】P.伊尔西格勒, H-P.朗, A.迈泽尔, T.迈耶, M.聪德尔 申请人:英飞凌科技股份有限公司