半导体装置制造方法
半导体装置制造方法
【专利摘要】本发明提供一种实现低导通电阻化以及高耐压化的半导体装置。半导体装置包含第1半导体区域、第2半导体区域、第3半导体区域、第4半导体区域、第5半导体区域、第1电极、第2电极以及第3电极。第2半导体区域与第1半导体区域相接，具有比上述第1半导体区域高的杂质浓度。第3半导体区域与第2半导体区域相接。第4半导体区域与第3半导体区域的至少一部分相接，具有比上述第2半导体区域高的杂质浓度。第5半导体区域设在第1半导体区域的一侧。第1电极与第1半导体区域在第1方向上排列，第1电极与第3半导体区域在第2方向上排列，第1电极的某端部相比于第2半导体区域与第3半导体区域之间的边界更加位于第1半导体区域侧。第2电极设在第1电极与第1半导体区域之间，与第4半导体区域导通。
【专利说明】半导体装置
[0001]本申请享有以日本专利申请2012 - 206080号(申请日:2012年9月19日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。
【技术领域】
[0002]后述的实施方式涉及半导体装置。
【背景技术】
[0003]为实现半导体装置的微细化，采用将栅极电极形成在沟槽内的沟槽栅结构。根据沟槽栅结构，由于在垂直于基板的纵方向上形成电流沟道，所以能够使横方向的栅极间隔变狭。由此，能够将器件结构微细化并使实际的沟道宽度变宽，与在横方向上形成沟道的栅极结构相比，导通电阻变小。此外，由于器件尺寸变小，所以还有利于提高开关速度而实现高性能化。
[0004]在这样的半导体装置中，兼顾低导通(on)电阻化以及高耐压化是重要的。
【发明内容】
[0005]本发明的实施方式提供一种实现低导通电阻化以及高耐压化的半导体装置。
[0006]实施方式的半导体装置包含第I半导体区域、第2半导体区域、第3半导体区域、第4半导体区域、第5半导体区域、第I电极、第2电极以及第3电极。
[0007]上述第I半导体区域是第I导电型的区域。
[0008]上述第2半导体区域与上述第I半导体区域相接而设，是具有比上述第I半导体区域的杂质浓度高的杂质浓度的第I导电型的区域。
[0009]上述第3半导体区域设在上述第2半导体区域的与上述第I半导体区域相反的一侦U，是与上述第2半导体区域相接的第2导电型的区域。
[0010]上述第4半导体区域与上述第3半导体区域的至少一部分相接，是具有比上述第2半导体区域的杂质浓度高的杂质浓度的第I导电型的区域。
[0011]上述第5半导体区域设在上述第I半导体区域的与上述第2半导体区域相反的一侧。
[0012]将上述第I半导体区域与上述第2半导体区域的层叠方向设为第I方向，将与上述第I方向正交的方向设为第2方向，将与上述第I方向及上述第2方向正交的方向设为第3方向，上述第I电极与上述第I半导体区域在上述第I方向上排列，上述第I电极与上述第3半导体区域在上述第2方向上排列，上述第I电极的上述第I半导体区域侧的端部相比于上述第2半导体区域与上述第3半导体区域之间的边界更加位于上述第I半导体区域侧。
[0013]上述第2电极设在上述第I电极与上述第I半导体区域之间，与上述第4半导体区域导通。
[0014]上述第3电极与上述第4半导体区域以及上述第3半导体区域相接。【专利附图】
【附图说明】
[0015]图1是例示第一实施方式的半导体装置的结构的示意立体图。
[0016]图2是例示半导体装置的动作的示意剖面图。
[0017]图3A?图6B是例示半导体装置的制造方法的示意剖面图。
[0018]图7是例示半导体装置的制造方法的示意剖面图。
[0019]图8是例示第三实施方式的半导体装置的结构的示意立体图。
[0020]图9是例示第三实施方式的其他例的半导体装置的结构的示意立体图。
[0021]图10是例示第四实施方式的半导体装置的结构的示意立体图。
[0022]图11是例示第四实施方式的其他例的半导体装置的结构的示意立体图。
[0023]图12是例示第五实施方式的半导体装置的结构的示意立体图。
【具体实施方式】
[0024]以下，根据【专利附图】
【附图说明】本发明的实施方式。
[0025]另外，附图是示意性或概念性的，各部分的厚度和宽度的关系、部分间的大小的比率等不限于一定与现实情况相同。此外，即使在表示相同部分的情况下，也有通过附图使相互的尺寸、比率不同地表示的情况。
[0026]此外，在本申请说明书与各图中，对与先前的附图中描述过的要素相同的要素附加同一符号而适当省略详细的说明。
[0027]此外，在以下的说明中，作为一例，举出设第I导电型为η型、第2导电型为P型的具体例。
[0028]此外，在以下的说明中，η +、η、η —以及ρ+、ρ、ρ —的标记表示各导电型的杂质浓度的相对的高低。即，n+相比于η，表示η型的杂质浓度相对高，η一相比于η，表示η型的杂质浓度相对低。此外，P+相比于P，表示P型的杂质浓度相对高，P一相比于P，表示P型的杂质浓度相对低。
[0029](第一实施方式)
[0030]图1是例示第一实施方式的半导体装置的结构的示意立体图。
[0031]图1中，示出将第一实施方式的半导体装置110的一部分切断后的示意性立体图。
[0032]如图1所示，第一实施方式的半导体装置110具备:η—型的漂移区域(第I半导体区域)10 ；η型的阻挡区域(第2半导体区域)20 ；ρ型的基底(base)区域(第3半导体区域)30 ;n+型的源极区域(第4半导体区域)40 ;p+型的集电极区域(第5半导体区域)50 ;栅极电极(第I电极)Dl ;埋入电极(第2电极)D2 ;以及源极电极(第3电极)D3。
[0033]半导体装置110 例如是 IGBT (Insulated Gate Bipolar Transistor:绝缘栅双极型晶体管)。
[0034]在漂移区域10与集电极区域50之间，可以设有η型半导体区域15。漂移区域10隔着η型半导体区域15而层叠在集电极区域50的上表面50a。另外，本实施方式中，为了便于说明，假设η型半导体区域15包含在漂移区域10中。
[0035]阻挡区域20设在漂移区域10之上，并且与漂移区域10相接。本实施方式中，设漂移区域10与阻挡区域20的层叠方向为Z方向(第I方向)，设与Z方向正交的方向为X方向(第2方向),设与Z方向及X方向正交的方向为Y方向(第3方向)。此外,在Z方向上，设从漂移区域10朝向阻挡区域20的方向为上(上侧)，并设其相反方向为下(下侧)。
[0036]在图1所示的例子中，在漂移区域10之上，多个阻挡区域20在X方向上分开地设置。各个阻挡区域20在Y方向上延伸而设。
[0037]阻挡区域20的杂质浓度高于漂移区域10的杂质浓度。例如，漂移区域10的杂质浓度是大于等于I X IO13Cm-3且小于等于I X IO15Cm 3的程度。此外，阻挡区域20的杂质浓度比漂移区域10的杂质浓度(I X IO15Cm 一3的程度)高，且小于IXlO17Cm^30
[0038]基底区域30设在阻挡区域20之上，并且与阻挡区域20相接。基底区域30设在阻挡区域20的与漂移区域10相反的一侧。基底区域30与阻挡区域20 —起在Y方向上延伸设置。在设有多个阻挡区域20的情况下，基底区域30设在各个阻挡区域20之上。
[0039]源极区域40设在基底区域30之上。源极区域40与基底区域30的至少一部分相接。源极区域40的杂质浓度高于漂移区域10的杂质浓度以及阻挡区域20的杂质浓度。源极区域40的杂质浓度例如是大于等于IX 1018cm — 3且小于等于IX 1021cm — 3的程度。
[0040]半导体装置110中，在基底区域30之上设有多个源极区域40。此外，半导体装置110中，在基底区域30之上设有多个p+型的接触区域(第6半导体区域)60。接触区域60设在基底区域30的与阻挡区域20相反的一侧。多个源极区域40中的各个源极区域40与多个接触区域60中的各个接触区域60在Y方向上交替配置。
[0041]源极电极D3设在多个源极区域40以及多个接触区域60之上，并与多个源极区域40以及多个接触区域60相接。源极电极D3经接触区域60而与基底区域30欧姆连接。
[0042]在半导体装置110中，由漂移区域10之上的阻挡区域20、基底区域30、源极区域40以及接触区域60构成的结构体ST设置成在Y方向上延伸的条状。半导体装置110中，多个结构体ST在漂移区域10之上以规定间隔配置。
[0043]集电极区域50设在漂移`区域10之下。集电极区域50设在漂移区域10的与阻挡区域20相反的一侧。集电极区域50与漂移区域10的η型半导体区域15相接。在集电极区域50之下，设有集电极电极(第4电极)D4。
[0044]栅极电极Dl设在漂移区域10之上，并在X方向上与基底区域30排列设置。栅极电极Dl的下端dlb位于阻挡区域20与基底区域30之间的边界pnj之下。在半导体装置110中，栅极电极Dl的上端dlt位于基底区域30的上端30t之上。
[0045]栅极电极Dl在Y方向上延伸。栅极电极Dl例如采用添加了杂质的半导体材料(例如多晶硅)。栅极电极Dl也可以采用金属。
[0046]在栅极电极Dl与基底区域30之间，设有栅极绝缘膜(绝缘膜)80。栅极绝缘膜80例如采用氧化硅或氮化硅。栅极电极Dl的基底区域30侧的面与基底区域30的栅极电极Dl侧的面隔着栅极绝缘膜80相对置。半导体装置110中，沿着与栅极电极Dl相对的基底区域30的面，在Z方向上形成沟道区域。即，半导体装置110适用沟槽栅结构TG。
[0047]埋入电极D2设在栅极电极Dl与漂移区域10之间。埋入电极D2与阻挡区域20在X方向上排列设置。埋入电极D2与源极区域40导通。即，埋入电极D2与源极电极D3是相同电位。埋入电极D2沿栅极电极Dl在Y方向上延伸。埋入电极D2例如作为场板(fieldplate)电极发挥功能。
[0048]在埋入电极D2与栅极电极D1、阻挡区域20以及漂移区域10之间设有绝缘膜81。绝缘膜81可以是与栅极绝缘膜80相同的材料，也可以是不同材料。
[0049]源极电极D3与源极区域40相接。源极电极D3以将沟槽栅结构TG之上以及结构体ST之上覆盖的方式形成。
[0050]在半导体装置110中，在多个结构体ST的各自之间设有沟槽栅结构TG。沟槽栅结构TG是在将用来形成源极区域40的半导体层、用来形成接触区域60的半导体层、用来形成基底区域30的半导体层以及用来形成阻挡区域20的半导体层贯通、并达到漂移区域10而成的沟槽T之中设有栅极电极Dl及埋入电极D2而成的结构。
[0051 ] 半导体装置110中，与沟槽T的Z方向的长度(深度)相比，漂移区域10的Z方向的长度(厚度)更长。例如，沟槽T的深度约是5微米(μ m)，漂移区域10的厚度约是450 μ m。漂移区域10的厚度越厚，半导体装置110越高耐压化。
[0052]接着，说明本实施方式的半导体装置110的动作。
[0053]图2是例示半导体装置的动作的示意剖面图。
[0054]图2中，示出了以半导体装置110的一个结构体ST的部分为中心的示意性剖面图。
[0055]在向图2所示的集电极电极D4施加了高电位、向源极电极D3施加了比集电极电极D4的电位低的低电位的状态下，若向栅极电极Dl施加大于等于阈值的栅极电位，则基底区域30中的与栅极绝缘膜80之间的界面附近形成反转层(沟道)。
[0056]例如，向源极电极D3施加接地电位或负电位，向栅极电极Dl施加正电位。向集电极电极D4施加比栅极电极Dl高的正电位。由此，电子从源极区域40经沟道向基底区域30注入，成为导通状态。这时，进一步，空穴从集电极区域50向漂移区域10注入。注入到漂移区域10中的空穴经过基底区域30，从接触区域60流向源极电极D3。在半导体装置110中，在导通状态时，空穴从集电极区域50向漂移区域10注入，发生电导率调制，漂移区域10的电阻降低。
[0057]另一方面，若向栅极电极Dl施加比阈值低的栅极电位，则基底区域30中的与栅极绝缘膜80之间的界面附近不形成沟道，成为截止状态。在截止状态下，将漂移区域10产生的空穴从接触区域60向源极电极D3效率良好地排出。由此，通过截止状态的高电场将漂移区域10广生的空穴效率良好地去除，使耐破坏性提闻。
[0058]本实施方式的半导体装置110中，在基底区域30与漂移区域10之间设有阻挡区域20。通过设置阻挡区域20，抑制在导通状态下从集电极区域50注入到漂移区域10中的空穴流入基底区域30，从源极区域40向基底区域30的电子的注入促进效果提高。由此，在沟道中积蓄的电子的量增加，实现低导通电阻化。
[0059]这里，若设有与漂移区域10相比杂质浓度高的阻挡区域20，则与不设置阻挡区域20的情况相比，截止状态下的耗尽层的范围变狭，有可能导致耐压的降低。
[0060]在本实施方式的半导体装置110中，由于在栅极电极Dl与漂移区域10之间设有与源极电极D3导通的埋入电极D2，所以即使在截止状态下成为在源极电极D3与集电极电极D4之间施加了高电压的状态，也能缓和栅极电极Dl的埋入电极D2侧的端部(栅极电极Dl的下端dlb)附近的电场集中。由此，即使设有阻挡区域20，也能抑制由阻挡区域20的杂质浓度引起的耐压降低。
[0061]进而，半导体装置110中，与源极电极D3导通的埋入电极D2设在栅极电极Dl的下方。因而，半导体装置110是等价于源极电极D3的一部分与栅极电极Dl相比更加位于集电极电极D4侧的结构。通过这样的结构，栅极.集电极间电容降低，栅极电位的控制性即开关控制性提高。具体而言，由栅极.集电极间电容引起的开关速度的降低得到抑制。
[0062](第二实施方式)
[0063]接着,说明第二实施方式的半导体装置的制造方法。
[0064]图3 (a)?图7是例示出半导体装置的制造方法的示意剖面图。
[0065]首先，如图3 (a)所示，在由p+型的半导体基板形成的集电极区域50之上，形成η型半导体区域15，在η型半导体区域15之上形成η —型的漂移区域10。进而，在漂移区域10之上形成η型的阻挡区域20。进而，在阻挡区域20之上形成P型的基底区域30，在基底区域30之上形成η +型的源极区域40以及P +型的接触区域60。
[0066]η型半导体区域15、漂移区域10、阻挡区域20、基底区域30、源极区域40以及接触区域60例如通过外延生长法而形成。此外，源极区域40以及接触区域60在Y方向上交替形成。漂移区域10的杂质浓度是lX1015cm — 3左右。阻挡区域20的杂质浓度比漂移区域10的杂质浓度(I X 1015cm — 3左右)高，小于IXlO17CnT3。源极区域40的杂质浓度例如是IX 1018cm —3 左右。
[0067]接着，如图3 (b)所示，形成从形成了源极区域40及接触区域60的表面起到达漂移区域10的沟槽T。沟槽T例如通过RIE (Reactive 1n Etching:反应离子刻蚀)形成。沟槽T在Y方向上延伸。通过形成沟槽T，在沟槽T的X方向的两侧构成结构体ST。
[0068]接着,如图4 (a)所示,形成将沟槽T的内壁覆盖的绝缘膜材料81a。绝缘膜材料81a例如采用Si02。在沟槽T的内壁露出的阻挡区域20上形成的绝缘膜材料81a成为绝缘膜81。
[0069]接着，如图4 (b)所示，在绝缘膜材料81a之上形成导电性材料91。导电性材料91例如采用添加了杂质的多晶硅。导电性材料91埋入沟槽T而形成。
[0070]接着，如图5 (a)所示，对导电性材料91以及绝缘膜材料81a进行回蚀(etchback)，将它们的一部分去除。导电性材料91以及绝缘膜材料81a被回蚀到阻挡区域20与基底区域30之间的边界pnj之下。
[0071]接着，如图5 (b)所示，在被回蚀后的导电性材料91以及绝缘膜材料81a之上，形成绝缘膜材料80a。绝缘膜材料80a例如采用Si02。在通过导电性材料91以及绝缘膜材料81a的回蚀而在沟槽T的内壁露出的基底区域30形成的绝缘膜材料80a成为栅极绝缘膜80。
[0072]接着，如图6 (a)所示，在绝缘膜材料80a之上形成导电性材料92。导电性材料92例如采用添加了杂质的多晶硅。导电性材料92埋入沟槽T而形成。在沟槽T内，设在导电性材料91与导电性材料92之间的绝缘膜材料80a成为绝缘膜81。此外，在沟槽T内被绝缘膜81包围的导电性材料91成为埋入电极D2。
[0073]接着，如图6 (b)所示，对导电性材料92以及绝缘膜材料80a进行回蚀而将它们的一部分去除。导电性材料92以及绝缘膜材料80a被回蚀到比基底区域30与源极区域40(接触区域60)之间的边界稍微靠上的位置。然后，在被回蚀后的导电性材料92以及绝缘膜材料80a之上形成绝缘膜材料82a。在沟槽T内，作为绝缘膜材料80a的栅极绝缘膜80以及绝缘膜材料82a所包围的导电性材料92成为栅极电极Dl。[0074]接着，如图7所示，在绝缘膜材料82a之上、以及源极区域40和接触区域60之上，形成导电性材料93。该导电性材料93成为源极电极D3。此外，在集电极区域50之下，形成与集电极区域50相接的集电极电极D4。另外，集电极电极D4也可以通过在此之前的工序来形成。由此，半导体装置110完成。
[0075](第三实施方式)
[0076]接着，说明第三实施方式的半导体装置。
[0077]图8是例示第三实施方式的半导体装置的结构的示意立体图。
[0078]图8中，示出将第三实施方式的半导体装置120的一部分切断后的示意性立体图。
[0079]如图8所示，第三实施方式的半导体装置120中，作为第2半导体区域的阻挡区域20以及作为第3半导体区域的基底区域30的结构与第一实施方式的半导体装置110的结构不同。
[0080]在半导体装置120中，阻挡区域20具有在埋入电极D2的X方向的一侧设置的第一阻挡区域21和在埋入电极D2的X方向另一侧设置的第二阻挡区域22。此外，在半导体装置120中，基底区域30具有设在第一阻挡区域21之上并与第一阻挡区域21相接的第一基底区域31、和设在第二阻挡区域22之上并与第二阻挡区域22相接的第二基底区域32。第一基底区域31设在第一阻挡区域21的与漂移区域10相反的一侧。第二基底区域32设在第二阻挡区域22的与漂移区域10相反的一侧。
[0081 ] 在半导体装置120中，在第一基底区域31之上设有源极区域40。S卩，源极区域40设在第一基底区域31的与第一阻挡区域21相反的一侧。另一方面，在第二基底区域32之上没有设置源极区域40。即，源极区域40不设置在第二基底区域32的与第二阻挡区域22相反的一侧。
[0082]在第一基底区域31之上，多个源极区域40与多个接触区域60在Y方向上交替设置。在多个源极区域40以及多个接触区域60之上设有源极电极D3。源极电极D3与源极区域40及接触区域60相接并电导通。
[0083]在第二基底区域32与源极电极D3之间设有绝缘膜82。即，第二基底区域32与源极电极D3为非电导通。
[0084]在半导体装置120中，由第一阻挡区域21、第一基底区域31、源极区域40以及接触区域60构成第一结构体ST1，由第二阻挡区域22、第二基底区域32构成第二结构体ST2。
[0085]半导体装置120中，多个栅极电极Dl在X方向上以规定间隔配置，在多个栅极电极Dl之间配置第一结构体STl或第二结构体ST2。第一结构体STl以相对X方向上排列的第二结构体ST2的多个设置I个的比例加以配置。另外，也可以是，半导体装置120具备多个第一结构体STl和多个第二结构体ST2，多个第一结构体STl的各自与多个第二结构体ST2的各自在X方向上交替配置。
[0086]这样的半导体装置120 例如是 IEGT (Injection Enhanced Gate Transistor:注入增强栅晶体管)。
[0087]接着，说明本实施方式的半导体装置120的动作。
[0088]在向图8所示的集电极电极D4施加了高电位、并向源极电极D3施加了比集电极电极D4的电位低的低电位的状态下，若向栅极电极Dl施加大于等于阈值的栅极电位，则在第一结构体STl的第一基底区域31中的与栅极绝缘膜80之间的界面附近形成沟道。半导体装置120中，仅在第一结构体STl的第一基底区域31形成沟道，不在第二结构体ST2的第二基底区域32形成沟道。
[0089]由此，电子从源极区域40经沟道向第一基底区域31注入，成为导通状态。此时，进一步，空穴从集电极区域50向漂移区域10注入。
[0090]注入到漂移区域10中的空穴经过第一基底区域31从接触区域60流向源极电极D3。在半导体装置120中，在导通状态时，空穴从集电极区域50向漂移区域10注入，发生电导率调制，漂移区域10的电阻降低。
[0091]另一方面，若向栅极电极Dl施加低于阈值的栅极电位，则在第一基底区域31中的与栅极绝缘膜80之间的界面附近不形成沟道，成为截止状态。半导体装置120中，截止状态的动作与半导体装置110相同。
[0092]在半导体装置120中，第二结构体ST2的第二基底区域32与源极电极D3非导通。因此，形成针对注入到漂移区域10中的空穴的势垒。由此，空穴向第一基底区域31的流入受到抑制，从源极区域40向第一基底区域31的电子的注入促进效果提高。由此，在沟道中积累的电子的量增加而实现低导通电阻化。
[0093]这样的第三实施方式的半导体装置120中，除了与第一实施方式的半导体装置110相同的作用效果外，与半导体装置110相比，可得到更高的电子的注入促进效果，进一步实现低导通电阻化。
[0094](第三实施方式的其他例)
[0095]接着，说明第三实施方式的其他例的半导体装置。
[0096]图9是例示第三实施方式的其他例的半导体装置的结构的示意立体图。
[0097]图9中，示出了将第三实施方式的其他例的半导体装置121的一部分切断后的示意性立体图。
[0098]如图9所示，第三实施方式的其他例的半导体装置121中，在沟槽栅结构TG的X方向相邻的位置上设有伪栅极沟槽D - TG。伪栅极沟槽D — TG是在沟槽T之中具备埋入电极D21 (第二第2电极)的结构。埋入电极D21的上端d21t与源极电极D3导通。埋入电极D21与源极电极D3欧姆连接。埋入电极D21的上端d21t的位置大致等于栅极电极Dl的上端dlt的位置。埋入电极D21的下端d21b的位置大致等于沟槽栅结构TG内的埋入电极D2的下端d2b的位置。
[0099]多个沟槽栅结构TG的各自与多个伪栅极沟槽D — TG的各自可以在X方向上交替设置。此外，也可以在多个沟槽栅结构TG的各自间设置多个伪栅极沟槽D - TG。
[0100]接着，说明本实施方式的半导体装置121的动作。
[0101]在向图9所示的集电极电极D4施加了高电位、向源极电极D3施加了比集电极电极D4的电位低的低电位的状态下，若向栅极电极Dl施加大于等于阈值的栅极电位,则第一结构体STl的第一基底区域31中的与栅极绝缘膜80之间的界面附近形成沟道。半导体装置121中，仅在第一结构体STl的第一基底区域31形成沟道，在第二结构体ST2的第二基底区域32不形成沟道。
[0102]由此，电子从源极区域40经沟道向第一基底区域31注入，成为导通状态。这时，进一步，空穴从集电极区域50向漂移区域10注入。
[0103]注入到漂移区域10中的空穴经过第一基底区域31从接触区域60流向源极电极D3。在半导体装置121中，在导通状态时，空穴从集电极区域50向漂移区域10注入，产生电导率调制，漂移区域10的电阻降低。
[0104]另一方面，若向栅极电极Dl施加比阈值低的栅极电位，则第一基底区域31中的与栅极绝缘膜80之间的界面附近不形成沟道，成为截止状态。
[0105]在半导体装置121中，埋入电极D21与源极电极D3导通。埋入电极D21在上端d21t与源极电极D3导通。因而，与使埋入到沟槽T内的电极(埋入电极D21)在元件区域外与源极电极D3导通的情况相比，不需要布线的空间上的拉拔。
[0106](第四实施方式)
[0107]接着，说明第四实施方式的半导体装置。
[0108]图10是例示第四实施方式的半导体装置的结构的示意立体图。
[0109]图10中，示出了将第四实施方式的半导体装置130的一部分切断后的示意性立体图。
[0110]如图10所示，第四实施方式的半导体装置130中，与第三实施方式的半导体装置120的不同点在于，第二结构体ST2与源极电极D3电导通。
[0111]在半导体装置130中，在第二结构体ST2的第二基底区域32之上设有ρ+型的第二接触区域62。第二接触区域62与第二基底区域32相接，在Y方向上延伸。源极电极D3与第二接触区域62相接。由此，通过第二接触区域62，第二基底区域32与源极电极D3电导通。
[0112]这样的半导体装置130例如是IEGT。
[0113]接着，说明本实施方式的半导体装置130的动作。
[0114]在向图10所示的集电极电极D4施加了高电位、向源极电极D3施加了比集电极电极D4的电位低的低电位的状态下，若向栅极电极Dl施加大于等于阈值的栅极电位,则成为导通状态。半导体装置130中导通状态的动作与半导体装置120相同。
[0115]另一方面，若向栅极电极Dl施加比阈值低的栅极电位，则第一基底区域31中的与栅极绝缘膜80之间的界面附近不形成沟道，成为截止状态。在截止状态下，将在漂移区域10产生的空穴从接触区域60及第二接触区域62向源极电极D3效率良好地排出。S卩，半导体装置130中，除了接触区域60外，还从第二接触区域62将空穴排出。因而，半导体装置130中，与没有设置第二接触区域62的半导体装置120相比，截止状态下的空穴的排出效率更闻。因而，耐破坏性进一步提闻。
[0116]这样的第四实施方式的半导体装置130中，除了与半导体装置110及120相同的作用效果外，与半导体装置120相比更能够实现耐破坏性的提高。
[0117](第四实施方式的其他例)
[0118]接着，说明第四实施方式的其他例的半导体装置。
[0119]图11是例示第四实施方式的其他例的半导体装置的结构的示意立体图。
[0120]图11中，示出了将第四实施方式的其他例的半导体装置131的一部分切断后的示意性立体图。
[0121]如图11所示，第四实施方式的其他例的半导体装置131中，沟槽栅结构TG的X方向上相邻的位置上设有伪栅极沟槽D — TG0伪栅极沟槽D — TG内的结构与半导体装置121相同。[0122]接着，说明本实施方式的半导体装置131的动作。
[0123]在向图11所示的集电极电极D4施加了高电位、向源极电极D3施加了比集电极电极D4的电位低的低电位的状态下，若向栅极电极Dl施加大于等于阈值的栅极电位,则成为导通状态。
[0124]另一方面，若向栅极电极Dl施加比阈值低的栅极电位，则第一基底区域31中的与栅极绝缘膜80之间的界面附近不形成沟道，成为截止状态。
[0125]在半导体装置131中，埋入电极D21与源极电极D3导通。埋入电极D21在上端d21t与源极电极D3导通。因而，与使在沟槽T内埋入的电极(埋入电极D21)在元件区域外与源极电极D3导通的情况相比，不需要布线的空间上的拉拔。
[0126](第五实施方式)
[0127]接着，说明第五实施方式的半导体装置。
[0128]图12是例示第五实施方式的半导体装置的结构的示意立体图。
[0129]图12中，示出了将第五实施方式的半导体装置140的一部分切断后的示意性立体图。
[0130]如图12所示，第五实施方式的半导体装置140中，沟槽栅结构TG的结构与第四实施方式的半导体装置130不同。即，半导体装置140中，Z方向的长度不同的两种栅极电极Dl在X方向上交替配置。
[0131]在半导体装置140中，阻挡区域20具有在埋入电极D2的X方向的一侧设置的第一阻挡区域21、和在埋入电极D2的X方向的另一侧设置的第二阻挡区域22。此外，在半导体装置140中，基底区域30具有设在第一阻挡区域21之上并与第一阻挡区域21相接的第一基底区域31、和设在第二阻挡区域22之上并与第二阻挡区域22相接的第二基底区域32。
[0132]在半导体装置140中，在第一基底区域31之上设有源极区域40。半导体装置140中源极区域40在Y方向上延伸，但也可以如图10所示的半导体装置130那样，在第一基底区域31之上将多个源极区域40与多个接触区域60在Y方向上交替设置。另一方面，在第二基底区域32之上没有设置源极区域40。在第二基底区域32之上设有第二接触区域62。
[0133]在源极区域40及第二接触区域62之上设有源极电极D3。源极电极D3与源极区域40及第二接触区域62相接并电导通。
[0134]这样的半导体装置140例如是IEGT。
[0135]在半导体装置140中，由第一阻挡区域21、第一基底区域31以及源极区域40构成第一结构体ST1，由第二阻挡区域22、第二基底区域32以及第二接触区域62构成第二结构体 ST2。
[0136]栅极电极Dl具有在第一基底区域31与第二基底区域32之间设置的第一栅极电极D11、和在第二基底区域32的与第一栅极电极Dll相反的一侧设置的第二栅极电极D12。第一栅极电极Dll的上端dllt位于第一基底区域31的上端31t及第二基底区域32的上端32t之上。第二栅极电极D12的上端dl2t位于第一基底区域31的上端31t及第二基底区域32的上端32t之下。上端dllt是第一栅极电极Dll的与埋入电极D2相反的一侧的端部。上端31t是第一基底区域31的与第一阻挡区域21相反的一侧的端部。上端32t是第二基底区域32的与第二阻挡区域22相反的一侧的端部。
[0137]第一栅极电极Dll的下端dllb是与第二栅极电极D12的下端dl2b相同的位置。因而，第二栅极电极D12的Z方向的长度短于第一栅极电极Dll的Z方向的长度。由此，源极电极D3之中配置在第二栅极电极D12之上的部分D3p与第二基底区域32的侧面的一部分相接。部分D3p与第二基底区域32肖特基连接。
[0138]半导体装置140中，具有第一栅极电极Dll的第一沟槽栅结构TG1、和具有第二栅极电极D12的第二沟槽栅结构TG2在X方向上交替配置。此外，在第一沟槽栅结构TGl与第二沟槽栅结构TG2之间，配置第一结构体STl或第二结构体ST2。
[0139]图12所示的半导体装置140中，第一结构体ST1、第一沟槽栅结构TG1、第二结构体ST2以及第二沟槽栅结构TG2在X方向上按该顺序反复配置。另外，第一结构体ST1、第一沟槽栅结构TGl、第二结构体ST2以及第二沟槽栅结构TG2也可以在X方向上按第一结构体STl、第一沟槽栅结构TGl、第二结构体ST2、第二沟槽栅结构TG2、第二结构体ST2、第一沟槽栅结构TGl、第一结构体STl的顺序反复配置。 [0140]这样的半导体装置140中，由于第二结构体ST2的第二基底区域32与源极电极D3相接，所以成为从第二基底区域32向源极电极D3排出空穴的结构。
[0141]这里，从漂移区域10经第二阻挡区域22而注入到第二基底区域32中的空穴，从第二栅极电极D12的与源极电极D3相接的部分向源极电极D3排出。因而，使源极电极D3与第二基底区域32相接的部分的Z方向的长度L1较长会使空穴的排出更顺畅。例如，优选的是 L1 ^ 0.05 μ m。
[0142]由此，空穴不积累在第二基底区域32中，实现阈值变动的抑制。此外，从漂移区域10经第二基底区域32向源极电极D3排出的空穴的排出阻力减小，所以在漂移区域10产生的空穴顺畅地排出。因而，耐破坏性提高。
[0143]另外，若向第二栅极电极D12施加正的栅极电压，则第二基底区域32中的与栅极绝缘膜80之间的界面附近形成吸引了电子的反转层。若该反转层扩展，则从源极电极D3到漂移区域10形成电流通路，存在流过过剩电流的可能性。因此，使第二栅极电极D12与源极电极D3在Z方向的间隔L2以某种程度较宽即可。例如，优选的是L2 ^ 0.05ymo
[0144]这样的第五实施方式的半导体装置140中，除了与半导体装置110、120及130相同的作用效果外，与半导体装置130相比，更能够实现耐破坏性的提高。
[0145]如以上说明的那样，根据实施方式的半导体装置，能够实现低导通电阻化以及高耐压化。
[0146]另外，上述对本实施方式及其变形例进行了说明，但本发明不限于这些示例。例如，本领域技术人员对上述的各实施方式或其变形例适当地进行构成要素的追加、削除、设计变更而得到的发明、以及将各实施方式的特征适当组合而得到的发明，只要具有本发明的主旨，就包含在本发明的范围内。
[0147]例如，上述的各实施方式以及各变形例中，以第一导电型为η型、第二导电型为ρ型进行了说明，但本发明也可以使第一导电型为P型、第二导电型为η型来实施。
【权利要求】
1.一种半导体装置， 具备: 第I导电型的第I半导体区域； 第I导电型的第2半导体区域，与上述第I半导体区域相接而设，具有比上述第I半导体区域的杂质浓度高的杂质浓度； 第2导电型的第3半导体区域，设在上述第2半导体区域的与上述第I半导体区域相反的一侧，与上述第2半导体区域相接； 第I导电型的第4半导体区域，与上述第3半导体区域的至少一部分相接，具有比上述第2半导体区域的杂质浓度高的杂质浓度； 第2导电型的第5半导体区域，设在上述第I半导体区域的与上述第2半导体区域相反的一侧； 第I电极，将上述第I半导体区域与上述第2半导体区域的层叠方向设为第I方向，将与上述第I方向正交的方向设为第2方向,将与上述第I方向及上述第2方向正交的方向设为第3方向，该第I电极与上述第I半导体区域在上述第I方向上排列，该第I电极与上述第3半导体区域在上述第2方向上排列，并且该第I电极的上述第I半导体区域侧的端部相比于上述第2半导体区域与上述第3半导体区域之间的边界更加位于上述第I半导体区域侧； 第2电极，设在上述第I电极与上述第I半导体区域之间，与上述第4半导体区域导通；以及 第3电极，与上述第4半导体区域相接。
2.如权利要求1记载的半导体装置， 该半导体装置还具备第2导电型的第6半导体区域，该第6半导体区域设在上述第3半导体区域的与上述第2半导体区域相反的一侧并与上述第3半导体区域相接，具有比上述3半导体区域的杂质浓度高的杂质浓度，该第6半导体区域与上述第4半导体区域在上述第3方向上排列。
3.如权利要求2记载的半导体装置， 该半导体装置具备: 多个上述第4半导体区域；以及 多个上述第6半导体区域； 上述多个第4半导体区域中的各个第4半导体区域与上述多个第6半导体区域中的各个第6半导体区域在上述第3方向上交替排列。
4.如权利要求1记载的半导体装置， 上述第2半导体区域具有在上述第2电极的上述第2方向的一侧设置的第一第2半导体区域、和在上述第2电极的上述第2方向的另一侧设置的第二第2半导体区域； 上述第3半导体区域具有:在上述第一第2半导体区域的与上述第I半导体区域相反的一侧设置并与上述第一第2半导体区域相接的第一第3半导体区域、和在上述第二第2半导体区域的与上述第I半导体区域相反的一侧设置并与上述第二第2半导体区域相接的第二第3半导体区域； 在上述第一第3半导体区域的与上述第一第2半导体区域相反的一侧设置有上述第4半导体区域； 在上述第二第3半导体区域的与上述第二第2半导体区域相反的一侧没有设置上述第4半导体区域。
5.如权利要求4记载的半导体装置， 上述第二第3半导体区域与上述第3电极非导通。
6.如权利要求4记载的半导体装置， 上述第二第3半导体区域与上述第3电极导通。
7.如权利要求1记载的半导体装置， 上述第2半导体区域具有在上述第2电极的上述第2方向的一侧设置的第一第2半导体区域、和在上述第2电极的上述第2方向的另一侧设置的第二第2半导体区域； 上述第3半导体区域具有:在上述第一第2半导体区域的与上述第I半导体区域相反的一侧设置并与上述第一第2半导体区域相接的第一第3半导体区域、和在上述第二第2半导体区域的与上述第I半导体区域相反的一侧设置并与上述第二第2半导体区域相接的第二第3半导体区域； 上述第I电极具有:在上述第一第3半导体区域与上述第二第3半导体区域之间设置的第一第I电极、和在上述第二第3半导体区域的与上述第一第I电极相反的一侧设置的第二第I电极； 上述第一第I电极的与上`述第2电极相反的一侧的端部位于上述第一第3半导体区域的与上述第一第2半导体区域相反的一侧的端部以及上述第二第3半导体区域的与上述第二第2半导体区域相反的一侧的端部之上； 上述第二第I电极的上端位于上述第一第3半导体区域的上端以及上述第二第3半导体区域的上端之下； 在上述第一第3半导体区域之上设置有上述第4半导体区域； 在上述第二第3半导体区域之上没有设置上述第4半导体区域。
8.如权利要求7记载的半导体装置， 该半导体区域还具备第6半导体区域，该第6半导体区域设在上述第二第3半导体区域之上，与上述第二第3半导体区域相接，具有比上述第3半导体区域的杂质浓度高的杂质浓度，并与上述第3电极相接。
9.如权利要求1记载的半导体装置， 上述第2半导体区域、上述第3半导体区域、上述第I电极以及上述第2电极分别在上述第3方向上延伸。
10.如权利要求1记载的半导体装置， 该半导体装置还具备在上述第I电极与上述第3半导体区域之间设置的绝缘膜。
11.如权利要求1记载的半导体装置， 上述第2半导体区域的杂质浓度小于IX IO17CnT 3。
12.如权利要求1记载的半导体装置， 上述第3电极与上述第3半导体区域肖特基连接。
13.如权利要求1记载的半导体装置， 该半导体装置还具备第2导电型的第6半导体区域，该第6半导体区域设在上述第3半导体区域的与上述第2半导体区域相反的一侧并与上述第3半导体区域相接，具有比上述3半导体区域的杂质浓度高的杂质浓度，并且与上述第4半导体区域在上述第3方向上排列； 上述第3电极经由上述6半导体区域而与上述第3半导体区域欧姆连接。
14.如权利要求7记载的半导体装置， 上述第二第3半导体区域在上述第I方向上与上述第3电极分开大于等于0.05微米。
15.如权利要求7记载的半导体装置， 上述第二第3半导体区域在上述第I方向上与上述第二第I电极分开大于等于0.05微 米。
【文档编号】H01L29/41GK103681798SQ201310369496
【公开日】2014年3月26日 申请日期:2013年8月22日 优先权日:2012年9月19日
【发明者】北川光彦 申请人:株式会社东芝
【专利摘要】本发明提供一种实现低导通电阻化以及高耐压化的半导体装置。半导体装置包含第1半导体区域、第2半导体区域、第3半导体区域、第4半导体区域、第5半导体区域、第1电极、第2电极以及第3电极。第2半导体区域与第1半导体区域相接，具有比上述第1半导体区域高的杂质浓度。第3半导体区域与第2半导体区域相接。第4半导体区域与第3半导体区域的至少一部分相接，具有比上述第2半导体区域高的杂质浓度。第5半导体区域设在第1半导体区域的一侧。第1电极与第1半导体区域在第1方向上排列，第1电极与第3半导体区域在第2方向上排列，第1电极的某端部相比于第2半导体区域与第3半导体区域之间的边界更加位于第1半导体区域侧。第2电极设在第1电极与第1半导体区域之间，与第4半导体区域导通。
【专利说明】半导体装置
[0001]本申请享有以日本专利申请2012 - 206080号(申请日:2012年9月19日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。
【技术领域】
[0002]后述的实施方式涉及半导体装置。
【背景技术】
[0003]为实现半导体装置的微细化，采用将栅极电极形成在沟槽内的沟槽栅结构。根据沟槽栅结构，由于在垂直于基板的纵方向上形成电流沟道，所以能够使横方向的栅极间隔变狭。由此，能够将器件结构微细化并使实际的沟道宽度变宽，与在横方向上形成沟道的栅极结构相比，导通电阻变小。此外，由于器件尺寸变小，所以还有利于提高开关速度而实现高性能化。
[0004]在这样的半导体装置中，兼顾低导通(on)电阻化以及高耐压化是重要的。
【发明内容】
[0005]本发明的实施方式提供一种实现低导通电阻化以及高耐压化的半导体装置。
[0006]实施方式的半导体装置包含第I半导体区域、第2半导体区域、第3半导体区域、第4半导体区域、第5半导体区域、第I电极、第2电极以及第3电极。
[0007]上述第I半导体区域是第I导电型的区域。
[0008]上述第2半导体区域与上述第I半导体区域相接而设，是具有比上述第I半导体区域的杂质浓度高的杂质浓度的第I导电型的区域。
[0009]上述第3半导体区域设在上述第2半导体区域的与上述第I半导体区域相反的一侦U，是与上述第2半导体区域相接的第2导电型的区域。
[0010]上述第4半导体区域与上述第3半导体区域的至少一部分相接，是具有比上述第2半导体区域的杂质浓度高的杂质浓度的第I导电型的区域。
[0011]上述第5半导体区域设在上述第I半导体区域的与上述第2半导体区域相反的一侧。
[0012]将上述第I半导体区域与上述第2半导体区域的层叠方向设为第I方向，将与上述第I方向正交的方向设为第2方向，将与上述第I方向及上述第2方向正交的方向设为第3方向，上述第I电极与上述第I半导体区域在上述第I方向上排列，上述第I电极与上述第3半导体区域在上述第2方向上排列，上述第I电极的上述第I半导体区域侧的端部相比于上述第2半导体区域与上述第3半导体区域之间的边界更加位于上述第I半导体区域侧。
[0013]上述第2电极设在上述第I电极与上述第I半导体区域之间，与上述第4半导体区域导通。
[0014]上述第3电极与上述第4半导体区域以及上述第3半导体区域相接。【专利附图】
【附图说明】
[0015]图1是例示第一实施方式的半导体装置的结构的示意立体图。
[0016]图2是例示半导体装置的动作的示意剖面图。
[0017]图3A?图6B是例示半导体装置的制造方法的示意剖面图。
[0018]图7是例示半导体装置的制造方法的示意剖面图。
[0019]图8是例示第三实施方式的半导体装置的结构的示意立体图。
[0020]图9是例示第三实施方式的其他例的半导体装置的结构的示意立体图。
[0021]图10是例示第四实施方式的半导体装置的结构的示意立体图。
[0022]图11是例示第四实施方式的其他例的半导体装置的结构的示意立体图。
[0023]图12是例示第五实施方式的半导体装置的结构的示意立体图。
【具体实施方式】
[0024]以下，根据【专利附图】
【附图说明】本发明的实施方式。
[0025]另外，附图是示意性或概念性的，各部分的厚度和宽度的关系、部分间的大小的比率等不限于一定与现实情况相同。此外，即使在表示相同部分的情况下，也有通过附图使相互的尺寸、比率不同地表示的情况。
[0026]此外，在本申请说明书与各图中，对与先前的附图中描述过的要素相同的要素附加同一符号而适当省略详细的说明。
[0027]此外，在以下的说明中，作为一例，举出设第I导电型为η型、第2导电型为P型的具体例。
[0028]此外，在以下的说明中，η +、η、η —以及ρ+、ρ、ρ —的标记表示各导电型的杂质浓度的相对的高低。即，n+相比于η，表示η型的杂质浓度相对高，η一相比于η，表示η型的杂质浓度相对低。此外，P+相比于P，表示P型的杂质浓度相对高，P一相比于P，表示P型的杂质浓度相对低。
[0029](第一实施方式)
[0030]图1是例示第一实施方式的半导体装置的结构的示意立体图。
[0031]图1中，示出将第一实施方式的半导体装置110的一部分切断后的示意性立体图。
[0032]如图1所示，第一实施方式的半导体装置110具备:η—型的漂移区域(第I半导体区域)10 ；η型的阻挡区域(第2半导体区域)20 ；ρ型的基底(base)区域(第3半导体区域)30 ;n+型的源极区域(第4半导体区域)40 ;p+型的集电极区域(第5半导体区域)50 ;栅极电极(第I电极)Dl ;埋入电极(第2电极)D2 ;以及源极电极(第3电极)D3。
[0033]半导体装置110 例如是 IGBT (Insulated Gate Bipolar Transistor:绝缘栅双极型晶体管)。
[0034]在漂移区域10与集电极区域50之间，可以设有η型半导体区域15。漂移区域10隔着η型半导体区域15而层叠在集电极区域50的上表面50a。另外，本实施方式中，为了便于说明，假设η型半导体区域15包含在漂移区域10中。
[0035]阻挡区域20设在漂移区域10之上，并且与漂移区域10相接。本实施方式中，设漂移区域10与阻挡区域20的层叠方向为Z方向(第I方向)，设与Z方向正交的方向为X方向(第2方向),设与Z方向及X方向正交的方向为Y方向(第3方向)。此外,在Z方向上，设从漂移区域10朝向阻挡区域20的方向为上(上侧)，并设其相反方向为下(下侧)。
[0036]在图1所示的例子中，在漂移区域10之上，多个阻挡区域20在X方向上分开地设置。各个阻挡区域20在Y方向上延伸而设。
[0037]阻挡区域20的杂质浓度高于漂移区域10的杂质浓度。例如，漂移区域10的杂质浓度是大于等于I X IO13Cm-3且小于等于I X IO15Cm 3的程度。此外，阻挡区域20的杂质浓度比漂移区域10的杂质浓度(I X IO15Cm 一3的程度)高，且小于IXlO17Cm^30
[0038]基底区域30设在阻挡区域20之上，并且与阻挡区域20相接。基底区域30设在阻挡区域20的与漂移区域10相反的一侧。基底区域30与阻挡区域20 —起在Y方向上延伸设置。在设有多个阻挡区域20的情况下，基底区域30设在各个阻挡区域20之上。
[0039]源极区域40设在基底区域30之上。源极区域40与基底区域30的至少一部分相接。源极区域40的杂质浓度高于漂移区域10的杂质浓度以及阻挡区域20的杂质浓度。源极区域40的杂质浓度例如是大于等于IX 1018cm — 3且小于等于IX 1021cm — 3的程度。
[0040]半导体装置110中，在基底区域30之上设有多个源极区域40。此外，半导体装置110中，在基底区域30之上设有多个p+型的接触区域(第6半导体区域)60。接触区域60设在基底区域30的与阻挡区域20相反的一侧。多个源极区域40中的各个源极区域40与多个接触区域60中的各个接触区域60在Y方向上交替配置。
[0041]源极电极D3设在多个源极区域40以及多个接触区域60之上，并与多个源极区域40以及多个接触区域60相接。源极电极D3经接触区域60而与基底区域30欧姆连接。
[0042]在半导体装置110中，由漂移区域10之上的阻挡区域20、基底区域30、源极区域40以及接触区域60构成的结构体ST设置成在Y方向上延伸的条状。半导体装置110中，多个结构体ST在漂移区域10之上以规定间隔配置。
[0043]集电极区域50设在漂移`区域10之下。集电极区域50设在漂移区域10的与阻挡区域20相反的一侧。集电极区域50与漂移区域10的η型半导体区域15相接。在集电极区域50之下，设有集电极电极(第4电极)D4。
[0044]栅极电极Dl设在漂移区域10之上，并在X方向上与基底区域30排列设置。栅极电极Dl的下端dlb位于阻挡区域20与基底区域30之间的边界pnj之下。在半导体装置110中，栅极电极Dl的上端dlt位于基底区域30的上端30t之上。
[0045]栅极电极Dl在Y方向上延伸。栅极电极Dl例如采用添加了杂质的半导体材料(例如多晶硅)。栅极电极Dl也可以采用金属。
[0046]在栅极电极Dl与基底区域30之间，设有栅极绝缘膜(绝缘膜)80。栅极绝缘膜80例如采用氧化硅或氮化硅。栅极电极Dl的基底区域30侧的面与基底区域30的栅极电极Dl侧的面隔着栅极绝缘膜80相对置。半导体装置110中，沿着与栅极电极Dl相对的基底区域30的面，在Z方向上形成沟道区域。即，半导体装置110适用沟槽栅结构TG。
[0047]埋入电极D2设在栅极电极Dl与漂移区域10之间。埋入电极D2与阻挡区域20在X方向上排列设置。埋入电极D2与源极区域40导通。即，埋入电极D2与源极电极D3是相同电位。埋入电极D2沿栅极电极Dl在Y方向上延伸。埋入电极D2例如作为场板(fieldplate)电极发挥功能。
[0048]在埋入电极D2与栅极电极D1、阻挡区域20以及漂移区域10之间设有绝缘膜81。绝缘膜81可以是与栅极绝缘膜80相同的材料，也可以是不同材料。
[0049]源极电极D3与源极区域40相接。源极电极D3以将沟槽栅结构TG之上以及结构体ST之上覆盖的方式形成。
[0050]在半导体装置110中，在多个结构体ST的各自之间设有沟槽栅结构TG。沟槽栅结构TG是在将用来形成源极区域40的半导体层、用来形成接触区域60的半导体层、用来形成基底区域30的半导体层以及用来形成阻挡区域20的半导体层贯通、并达到漂移区域10而成的沟槽T之中设有栅极电极Dl及埋入电极D2而成的结构。
[0051 ] 半导体装置110中，与沟槽T的Z方向的长度(深度)相比，漂移区域10的Z方向的长度(厚度)更长。例如，沟槽T的深度约是5微米(μ m)，漂移区域10的厚度约是450 μ m。漂移区域10的厚度越厚，半导体装置110越高耐压化。
[0052]接着，说明本实施方式的半导体装置110的动作。
[0053]图2是例示半导体装置的动作的示意剖面图。
[0054]图2中，示出了以半导体装置110的一个结构体ST的部分为中心的示意性剖面图。
[0055]在向图2所示的集电极电极D4施加了高电位、向源极电极D3施加了比集电极电极D4的电位低的低电位的状态下，若向栅极电极Dl施加大于等于阈值的栅极电位，则基底区域30中的与栅极绝缘膜80之间的界面附近形成反转层(沟道)。
[0056]例如，向源极电极D3施加接地电位或负电位，向栅极电极Dl施加正电位。向集电极电极D4施加比栅极电极Dl高的正电位。由此，电子从源极区域40经沟道向基底区域30注入，成为导通状态。这时，进一步，空穴从集电极区域50向漂移区域10注入。注入到漂移区域10中的空穴经过基底区域30，从接触区域60流向源极电极D3。在半导体装置110中，在导通状态时，空穴从集电极区域50向漂移区域10注入，发生电导率调制，漂移区域10的电阻降低。
[0057]另一方面，若向栅极电极Dl施加比阈值低的栅极电位，则基底区域30中的与栅极绝缘膜80之间的界面附近不形成沟道，成为截止状态。在截止状态下，将漂移区域10产生的空穴从接触区域60向源极电极D3效率良好地排出。由此，通过截止状态的高电场将漂移区域10广生的空穴效率良好地去除，使耐破坏性提闻。
[0058]本实施方式的半导体装置110中，在基底区域30与漂移区域10之间设有阻挡区域20。通过设置阻挡区域20，抑制在导通状态下从集电极区域50注入到漂移区域10中的空穴流入基底区域30，从源极区域40向基底区域30的电子的注入促进效果提高。由此，在沟道中积蓄的电子的量增加，实现低导通电阻化。
[0059]这里，若设有与漂移区域10相比杂质浓度高的阻挡区域20，则与不设置阻挡区域20的情况相比，截止状态下的耗尽层的范围变狭，有可能导致耐压的降低。
[0060]在本实施方式的半导体装置110中，由于在栅极电极Dl与漂移区域10之间设有与源极电极D3导通的埋入电极D2，所以即使在截止状态下成为在源极电极D3与集电极电极D4之间施加了高电压的状态，也能缓和栅极电极Dl的埋入电极D2侧的端部(栅极电极Dl的下端dlb)附近的电场集中。由此，即使设有阻挡区域20，也能抑制由阻挡区域20的杂质浓度引起的耐压降低。
[0061]进而，半导体装置110中，与源极电极D3导通的埋入电极D2设在栅极电极Dl的下方。因而，半导体装置110是等价于源极电极D3的一部分与栅极电极Dl相比更加位于集电极电极D4侧的结构。通过这样的结构，栅极.集电极间电容降低，栅极电位的控制性即开关控制性提高。具体而言，由栅极.集电极间电容引起的开关速度的降低得到抑制。
[0062](第二实施方式)
[0063]接着,说明第二实施方式的半导体装置的制造方法。
[0064]图3 (a)?图7是例示出半导体装置的制造方法的示意剖面图。
[0065]首先，如图3 (a)所示，在由p+型的半导体基板形成的集电极区域50之上，形成η型半导体区域15，在η型半导体区域15之上形成η —型的漂移区域10。进而，在漂移区域10之上形成η型的阻挡区域20。进而，在阻挡区域20之上形成P型的基底区域30，在基底区域30之上形成η +型的源极区域40以及P +型的接触区域60。
[0066]η型半导体区域15、漂移区域10、阻挡区域20、基底区域30、源极区域40以及接触区域60例如通过外延生长法而形成。此外，源极区域40以及接触区域60在Y方向上交替形成。漂移区域10的杂质浓度是lX1015cm — 3左右。阻挡区域20的杂质浓度比漂移区域10的杂质浓度(I X 1015cm — 3左右)高，小于IXlO17CnT3。源极区域40的杂质浓度例如是IX 1018cm —3 左右。
[0067]接着，如图3 (b)所示，形成从形成了源极区域40及接触区域60的表面起到达漂移区域10的沟槽T。沟槽T例如通过RIE (Reactive 1n Etching:反应离子刻蚀)形成。沟槽T在Y方向上延伸。通过形成沟槽T，在沟槽T的X方向的两侧构成结构体ST。
[0068]接着,如图4 (a)所示,形成将沟槽T的内壁覆盖的绝缘膜材料81a。绝缘膜材料81a例如采用Si02。在沟槽T的内壁露出的阻挡区域20上形成的绝缘膜材料81a成为绝缘膜81。
[0069]接着，如图4 (b)所示，在绝缘膜材料81a之上形成导电性材料91。导电性材料91例如采用添加了杂质的多晶硅。导电性材料91埋入沟槽T而形成。
[0070]接着，如图5 (a)所示，对导电性材料91以及绝缘膜材料81a进行回蚀(etchback)，将它们的一部分去除。导电性材料91以及绝缘膜材料81a被回蚀到阻挡区域20与基底区域30之间的边界pnj之下。
[0071]接着，如图5 (b)所示，在被回蚀后的导电性材料91以及绝缘膜材料81a之上，形成绝缘膜材料80a。绝缘膜材料80a例如采用Si02。在通过导电性材料91以及绝缘膜材料81a的回蚀而在沟槽T的内壁露出的基底区域30形成的绝缘膜材料80a成为栅极绝缘膜80。
[0072]接着，如图6 (a)所示，在绝缘膜材料80a之上形成导电性材料92。导电性材料92例如采用添加了杂质的多晶硅。导电性材料92埋入沟槽T而形成。在沟槽T内，设在导电性材料91与导电性材料92之间的绝缘膜材料80a成为绝缘膜81。此外，在沟槽T内被绝缘膜81包围的导电性材料91成为埋入电极D2。
[0073]接着，如图6 (b)所示，对导电性材料92以及绝缘膜材料80a进行回蚀而将它们的一部分去除。导电性材料92以及绝缘膜材料80a被回蚀到比基底区域30与源极区域40(接触区域60)之间的边界稍微靠上的位置。然后，在被回蚀后的导电性材料92以及绝缘膜材料80a之上形成绝缘膜材料82a。在沟槽T内，作为绝缘膜材料80a的栅极绝缘膜80以及绝缘膜材料82a所包围的导电性材料92成为栅极电极Dl。[0074]接着，如图7所示，在绝缘膜材料82a之上、以及源极区域40和接触区域60之上，形成导电性材料93。该导电性材料93成为源极电极D3。此外，在集电极区域50之下，形成与集电极区域50相接的集电极电极D4。另外，集电极电极D4也可以通过在此之前的工序来形成。由此，半导体装置110完成。
[0075](第三实施方式)
[0076]接着，说明第三实施方式的半导体装置。
[0077]图8是例示第三实施方式的半导体装置的结构的示意立体图。
[0078]图8中，示出将第三实施方式的半导体装置120的一部分切断后的示意性立体图。
[0079]如图8所示，第三实施方式的半导体装置120中，作为第2半导体区域的阻挡区域20以及作为第3半导体区域的基底区域30的结构与第一实施方式的半导体装置110的结构不同。
[0080]在半导体装置120中，阻挡区域20具有在埋入电极D2的X方向的一侧设置的第一阻挡区域21和在埋入电极D2的X方向另一侧设置的第二阻挡区域22。此外，在半导体装置120中，基底区域30具有设在第一阻挡区域21之上并与第一阻挡区域21相接的第一基底区域31、和设在第二阻挡区域22之上并与第二阻挡区域22相接的第二基底区域32。第一基底区域31设在第一阻挡区域21的与漂移区域10相反的一侧。第二基底区域32设在第二阻挡区域22的与漂移区域10相反的一侧。
[0081 ] 在半导体装置120中，在第一基底区域31之上设有源极区域40。S卩，源极区域40设在第一基底区域31的与第一阻挡区域21相反的一侧。另一方面，在第二基底区域32之上没有设置源极区域40。即，源极区域40不设置在第二基底区域32的与第二阻挡区域22相反的一侧。
[0082]在第一基底区域31之上，多个源极区域40与多个接触区域60在Y方向上交替设置。在多个源极区域40以及多个接触区域60之上设有源极电极D3。源极电极D3与源极区域40及接触区域60相接并电导通。
[0083]在第二基底区域32与源极电极D3之间设有绝缘膜82。即，第二基底区域32与源极电极D3为非电导通。
[0084]在半导体装置120中，由第一阻挡区域21、第一基底区域31、源极区域40以及接触区域60构成第一结构体ST1，由第二阻挡区域22、第二基底区域32构成第二结构体ST2。
[0085]半导体装置120中，多个栅极电极Dl在X方向上以规定间隔配置，在多个栅极电极Dl之间配置第一结构体STl或第二结构体ST2。第一结构体STl以相对X方向上排列的第二结构体ST2的多个设置I个的比例加以配置。另外，也可以是，半导体装置120具备多个第一结构体STl和多个第二结构体ST2，多个第一结构体STl的各自与多个第二结构体ST2的各自在X方向上交替配置。
[0086]这样的半导体装置120 例如是 IEGT (Injection Enhanced Gate Transistor:注入增强栅晶体管)。
[0087]接着，说明本实施方式的半导体装置120的动作。
[0088]在向图8所示的集电极电极D4施加了高电位、并向源极电极D3施加了比集电极电极D4的电位低的低电位的状态下，若向栅极电极Dl施加大于等于阈值的栅极电位，则在第一结构体STl的第一基底区域31中的与栅极绝缘膜80之间的界面附近形成沟道。半导体装置120中，仅在第一结构体STl的第一基底区域31形成沟道，不在第二结构体ST2的第二基底区域32形成沟道。
[0089]由此，电子从源极区域40经沟道向第一基底区域31注入，成为导通状态。此时，进一步，空穴从集电极区域50向漂移区域10注入。
[0090]注入到漂移区域10中的空穴经过第一基底区域31从接触区域60流向源极电极D3。在半导体装置120中，在导通状态时，空穴从集电极区域50向漂移区域10注入，发生电导率调制，漂移区域10的电阻降低。
[0091]另一方面，若向栅极电极Dl施加低于阈值的栅极电位，则在第一基底区域31中的与栅极绝缘膜80之间的界面附近不形成沟道，成为截止状态。半导体装置120中，截止状态的动作与半导体装置110相同。
[0092]在半导体装置120中，第二结构体ST2的第二基底区域32与源极电极D3非导通。因此，形成针对注入到漂移区域10中的空穴的势垒。由此，空穴向第一基底区域31的流入受到抑制，从源极区域40向第一基底区域31的电子的注入促进效果提高。由此，在沟道中积累的电子的量增加而实现低导通电阻化。
[0093]这样的第三实施方式的半导体装置120中，除了与第一实施方式的半导体装置110相同的作用效果外，与半导体装置110相比，可得到更高的电子的注入促进效果，进一步实现低导通电阻化。
[0094](第三实施方式的其他例)
[0095]接着，说明第三实施方式的其他例的半导体装置。
[0096]图9是例示第三实施方式的其他例的半导体装置的结构的示意立体图。
[0097]图9中，示出了将第三实施方式的其他例的半导体装置121的一部分切断后的示意性立体图。
[0098]如图9所示，第三实施方式的其他例的半导体装置121中，在沟槽栅结构TG的X方向相邻的位置上设有伪栅极沟槽D - TG。伪栅极沟槽D — TG是在沟槽T之中具备埋入电极D21 (第二第2电极)的结构。埋入电极D21的上端d21t与源极电极D3导通。埋入电极D21与源极电极D3欧姆连接。埋入电极D21的上端d21t的位置大致等于栅极电极Dl的上端dlt的位置。埋入电极D21的下端d21b的位置大致等于沟槽栅结构TG内的埋入电极D2的下端d2b的位置。
[0099]多个沟槽栅结构TG的各自与多个伪栅极沟槽D — TG的各自可以在X方向上交替设置。此外，也可以在多个沟槽栅结构TG的各自间设置多个伪栅极沟槽D - TG。
[0100]接着，说明本实施方式的半导体装置121的动作。
[0101]在向图9所示的集电极电极D4施加了高电位、向源极电极D3施加了比集电极电极D4的电位低的低电位的状态下，若向栅极电极Dl施加大于等于阈值的栅极电位,则第一结构体STl的第一基底区域31中的与栅极绝缘膜80之间的界面附近形成沟道。半导体装置121中，仅在第一结构体STl的第一基底区域31形成沟道，在第二结构体ST2的第二基底区域32不形成沟道。
[0102]由此，电子从源极区域40经沟道向第一基底区域31注入，成为导通状态。这时，进一步，空穴从集电极区域50向漂移区域10注入。
[0103]注入到漂移区域10中的空穴经过第一基底区域31从接触区域60流向源极电极D3。在半导体装置121中，在导通状态时，空穴从集电极区域50向漂移区域10注入，产生电导率调制，漂移区域10的电阻降低。
[0104]另一方面，若向栅极电极Dl施加比阈值低的栅极电位，则第一基底区域31中的与栅极绝缘膜80之间的界面附近不形成沟道，成为截止状态。
[0105]在半导体装置121中，埋入电极D21与源极电极D3导通。埋入电极D21在上端d21t与源极电极D3导通。因而，与使埋入到沟槽T内的电极(埋入电极D21)在元件区域外与源极电极D3导通的情况相比，不需要布线的空间上的拉拔。
[0106](第四实施方式)
[0107]接着，说明第四实施方式的半导体装置。
[0108]图10是例示第四实施方式的半导体装置的结构的示意立体图。
[0109]图10中，示出了将第四实施方式的半导体装置130的一部分切断后的示意性立体图。
[0110]如图10所示，第四实施方式的半导体装置130中，与第三实施方式的半导体装置120的不同点在于，第二结构体ST2与源极电极D3电导通。
[0111]在半导体装置130中，在第二结构体ST2的第二基底区域32之上设有ρ+型的第二接触区域62。第二接触区域62与第二基底区域32相接，在Y方向上延伸。源极电极D3与第二接触区域62相接。由此，通过第二接触区域62，第二基底区域32与源极电极D3电导通。
[0112]这样的半导体装置130例如是IEGT。
[0113]接着，说明本实施方式的半导体装置130的动作。
[0114]在向图10所示的集电极电极D4施加了高电位、向源极电极D3施加了比集电极电极D4的电位低的低电位的状态下，若向栅极电极Dl施加大于等于阈值的栅极电位,则成为导通状态。半导体装置130中导通状态的动作与半导体装置120相同。
[0115]另一方面，若向栅极电极Dl施加比阈值低的栅极电位，则第一基底区域31中的与栅极绝缘膜80之间的界面附近不形成沟道，成为截止状态。在截止状态下，将在漂移区域10产生的空穴从接触区域60及第二接触区域62向源极电极D3效率良好地排出。S卩，半导体装置130中，除了接触区域60外，还从第二接触区域62将空穴排出。因而，半导体装置130中，与没有设置第二接触区域62的半导体装置120相比，截止状态下的空穴的排出效率更闻。因而，耐破坏性进一步提闻。
[0116]这样的第四实施方式的半导体装置130中，除了与半导体装置110及120相同的作用效果外，与半导体装置120相比更能够实现耐破坏性的提高。
[0117](第四实施方式的其他例)
[0118]接着，说明第四实施方式的其他例的半导体装置。
[0119]图11是例示第四实施方式的其他例的半导体装置的结构的示意立体图。
[0120]图11中，示出了将第四实施方式的其他例的半导体装置131的一部分切断后的示意性立体图。
[0121]如图11所示，第四实施方式的其他例的半导体装置131中，沟槽栅结构TG的X方向上相邻的位置上设有伪栅极沟槽D — TG0伪栅极沟槽D — TG内的结构与半导体装置121相同。[0122]接着，说明本实施方式的半导体装置131的动作。
[0123]在向图11所示的集电极电极D4施加了高电位、向源极电极D3施加了比集电极电极D4的电位低的低电位的状态下，若向栅极电极Dl施加大于等于阈值的栅极电位,则成为导通状态。
[0124]另一方面，若向栅极电极Dl施加比阈值低的栅极电位，则第一基底区域31中的与栅极绝缘膜80之间的界面附近不形成沟道，成为截止状态。
[0125]在半导体装置131中，埋入电极D21与源极电极D3导通。埋入电极D21在上端d21t与源极电极D3导通。因而，与使在沟槽T内埋入的电极(埋入电极D21)在元件区域外与源极电极D3导通的情况相比，不需要布线的空间上的拉拔。
[0126](第五实施方式)
[0127]接着，说明第五实施方式的半导体装置。
[0128]图12是例示第五实施方式的半导体装置的结构的示意立体图。
[0129]图12中，示出了将第五实施方式的半导体装置140的一部分切断后的示意性立体图。
[0130]如图12所示，第五实施方式的半导体装置140中，沟槽栅结构TG的结构与第四实施方式的半导体装置130不同。即，半导体装置140中，Z方向的长度不同的两种栅极电极Dl在X方向上交替配置。
[0131]在半导体装置140中，阻挡区域20具有在埋入电极D2的X方向的一侧设置的第一阻挡区域21、和在埋入电极D2的X方向的另一侧设置的第二阻挡区域22。此外，在半导体装置140中，基底区域30具有设在第一阻挡区域21之上并与第一阻挡区域21相接的第一基底区域31、和设在第二阻挡区域22之上并与第二阻挡区域22相接的第二基底区域32。
[0132]在半导体装置140中，在第一基底区域31之上设有源极区域40。半导体装置140中源极区域40在Y方向上延伸，但也可以如图10所示的半导体装置130那样，在第一基底区域31之上将多个源极区域40与多个接触区域60在Y方向上交替设置。另一方面，在第二基底区域32之上没有设置源极区域40。在第二基底区域32之上设有第二接触区域62。
[0133]在源极区域40及第二接触区域62之上设有源极电极D3。源极电极D3与源极区域40及第二接触区域62相接并电导通。
[0134]这样的半导体装置140例如是IEGT。
[0135]在半导体装置140中，由第一阻挡区域21、第一基底区域31以及源极区域40构成第一结构体ST1，由第二阻挡区域22、第二基底区域32以及第二接触区域62构成第二结构体 ST2。
[0136]栅极电极Dl具有在第一基底区域31与第二基底区域32之间设置的第一栅极电极D11、和在第二基底区域32的与第一栅极电极Dll相反的一侧设置的第二栅极电极D12。第一栅极电极Dll的上端dllt位于第一基底区域31的上端31t及第二基底区域32的上端32t之上。第二栅极电极D12的上端dl2t位于第一基底区域31的上端31t及第二基底区域32的上端32t之下。上端dllt是第一栅极电极Dll的与埋入电极D2相反的一侧的端部。上端31t是第一基底区域31的与第一阻挡区域21相反的一侧的端部。上端32t是第二基底区域32的与第二阻挡区域22相反的一侧的端部。
[0137]第一栅极电极Dll的下端dllb是与第二栅极电极D12的下端dl2b相同的位置。因而，第二栅极电极D12的Z方向的长度短于第一栅极电极Dll的Z方向的长度。由此，源极电极D3之中配置在第二栅极电极D12之上的部分D3p与第二基底区域32的侧面的一部分相接。部分D3p与第二基底区域32肖特基连接。
[0138]半导体装置140中，具有第一栅极电极Dll的第一沟槽栅结构TG1、和具有第二栅极电极D12的第二沟槽栅结构TG2在X方向上交替配置。此外，在第一沟槽栅结构TGl与第二沟槽栅结构TG2之间，配置第一结构体STl或第二结构体ST2。
[0139]图12所示的半导体装置140中，第一结构体ST1、第一沟槽栅结构TG1、第二结构体ST2以及第二沟槽栅结构TG2在X方向上按该顺序反复配置。另外，第一结构体ST1、第一沟槽栅结构TGl、第二结构体ST2以及第二沟槽栅结构TG2也可以在X方向上按第一结构体STl、第一沟槽栅结构TGl、第二结构体ST2、第二沟槽栅结构TG2、第二结构体ST2、第一沟槽栅结构TGl、第一结构体STl的顺序反复配置。 [0140]这样的半导体装置140中，由于第二结构体ST2的第二基底区域32与源极电极D3相接，所以成为从第二基底区域32向源极电极D3排出空穴的结构。
[0141]这里，从漂移区域10经第二阻挡区域22而注入到第二基底区域32中的空穴，从第二栅极电极D12的与源极电极D3相接的部分向源极电极D3排出。因而，使源极电极D3与第二基底区域32相接的部分的Z方向的长度L1较长会使空穴的排出更顺畅。例如，优选的是 L1 ^ 0.05 μ m。
[0142]由此，空穴不积累在第二基底区域32中，实现阈值变动的抑制。此外，从漂移区域10经第二基底区域32向源极电极D3排出的空穴的排出阻力减小，所以在漂移区域10产生的空穴顺畅地排出。因而，耐破坏性提高。
[0143]另外，若向第二栅极电极D12施加正的栅极电压，则第二基底区域32中的与栅极绝缘膜80之间的界面附近形成吸引了电子的反转层。若该反转层扩展，则从源极电极D3到漂移区域10形成电流通路，存在流过过剩电流的可能性。因此，使第二栅极电极D12与源极电极D3在Z方向的间隔L2以某种程度较宽即可。例如，优选的是L2 ^ 0.05ymo
[0144]这样的第五实施方式的半导体装置140中，除了与半导体装置110、120及130相同的作用效果外，与半导体装置130相比，更能够实现耐破坏性的提高。
[0145]如以上说明的那样，根据实施方式的半导体装置，能够实现低导通电阻化以及高耐压化。
[0146]另外，上述对本实施方式及其变形例进行了说明，但本发明不限于这些示例。例如，本领域技术人员对上述的各实施方式或其变形例适当地进行构成要素的追加、削除、设计变更而得到的发明、以及将各实施方式的特征适当组合而得到的发明，只要具有本发明的主旨，就包含在本发明的范围内。
[0147]例如，上述的各实施方式以及各变形例中，以第一导电型为η型、第二导电型为ρ型进行了说明，但本发明也可以使第一导电型为P型、第二导电型为η型来实施。
【权利要求】
1.一种半导体装置， 具备: 第I导电型的第I半导体区域； 第I导电型的第2半导体区域，与上述第I半导体区域相接而设，具有比上述第I半导体区域的杂质浓度高的杂质浓度； 第2导电型的第3半导体区域，设在上述第2半导体区域的与上述第I半导体区域相反的一侧，与上述第2半导体区域相接； 第I导电型的第4半导体区域，与上述第3半导体区域的至少一部分相接，具有比上述第2半导体区域的杂质浓度高的杂质浓度； 第2导电型的第5半导体区域，设在上述第I半导体区域的与上述第2半导体区域相反的一侧； 第I电极，将上述第I半导体区域与上述第2半导体区域的层叠方向设为第I方向，将与上述第I方向正交的方向设为第2方向,将与上述第I方向及上述第2方向正交的方向设为第3方向，该第I电极与上述第I半导体区域在上述第I方向上排列，该第I电极与上述第3半导体区域在上述第2方向上排列，并且该第I电极的上述第I半导体区域侧的端部相比于上述第2半导体区域与上述第3半导体区域之间的边界更加位于上述第I半导体区域侧； 第2电极，设在上述第I电极与上述第I半导体区域之间，与上述第4半导体区域导通；以及 第3电极，与上述第4半导体区域相接。
2.如权利要求1记载的半导体装置， 该半导体装置还具备第2导电型的第6半导体区域，该第6半导体区域设在上述第3半导体区域的与上述第2半导体区域相反的一侧并与上述第3半导体区域相接，具有比上述3半导体区域的杂质浓度高的杂质浓度，该第6半导体区域与上述第4半导体区域在上述第3方向上排列。
3.如权利要求2记载的半导体装置， 该半导体装置具备: 多个上述第4半导体区域；以及 多个上述第6半导体区域； 上述多个第4半导体区域中的各个第4半导体区域与上述多个第6半导体区域中的各个第6半导体区域在上述第3方向上交替排列。
4.如权利要求1记载的半导体装置， 上述第2半导体区域具有在上述第2电极的上述第2方向的一侧设置的第一第2半导体区域、和在上述第2电极的上述第2方向的另一侧设置的第二第2半导体区域； 上述第3半导体区域具有:在上述第一第2半导体区域的与上述第I半导体区域相反的一侧设置并与上述第一第2半导体区域相接的第一第3半导体区域、和在上述第二第2半导体区域的与上述第I半导体区域相反的一侧设置并与上述第二第2半导体区域相接的第二第3半导体区域； 在上述第一第3半导体区域的与上述第一第2半导体区域相反的一侧设置有上述第4半导体区域； 在上述第二第3半导体区域的与上述第二第2半导体区域相反的一侧没有设置上述第4半导体区域。
5.如权利要求4记载的半导体装置， 上述第二第3半导体区域与上述第3电极非导通。
6.如权利要求4记载的半导体装置， 上述第二第3半导体区域与上述第3电极导通。
7.如权利要求1记载的半导体装置， 上述第2半导体区域具有在上述第2电极的上述第2方向的一侧设置的第一第2半导体区域、和在上述第2电极的上述第2方向的另一侧设置的第二第2半导体区域； 上述第3半导体区域具有:在上述第一第2半导体区域的与上述第I半导体区域相反的一侧设置并与上述第一第2半导体区域相接的第一第3半导体区域、和在上述第二第2半导体区域的与上述第I半导体区域相反的一侧设置并与上述第二第2半导体区域相接的第二第3半导体区域； 上述第I电极具有:在上述第一第3半导体区域与上述第二第3半导体区域之间设置的第一第I电极、和在上述第二第3半导体区域的与上述第一第I电极相反的一侧设置的第二第I电极； 上述第一第I电极的与上`述第2电极相反的一侧的端部位于上述第一第3半导体区域的与上述第一第2半导体区域相反的一侧的端部以及上述第二第3半导体区域的与上述第二第2半导体区域相反的一侧的端部之上； 上述第二第I电极的上端位于上述第一第3半导体区域的上端以及上述第二第3半导体区域的上端之下； 在上述第一第3半导体区域之上设置有上述第4半导体区域； 在上述第二第3半导体区域之上没有设置上述第4半导体区域。
8.如权利要求7记载的半导体装置， 该半导体区域还具备第6半导体区域，该第6半导体区域设在上述第二第3半导体区域之上，与上述第二第3半导体区域相接，具有比上述第3半导体区域的杂质浓度高的杂质浓度，并与上述第3电极相接。
9.如权利要求1记载的半导体装置， 上述第2半导体区域、上述第3半导体区域、上述第I电极以及上述第2电极分别在上述第3方向上延伸。
10.如权利要求1记载的半导体装置， 该半导体装置还具备在上述第I电极与上述第3半导体区域之间设置的绝缘膜。
11.如权利要求1记载的半导体装置， 上述第2半导体区域的杂质浓度小于IX IO17CnT 3。
12.如权利要求1记载的半导体装置， 上述第3电极与上述第3半导体区域肖特基连接。
13.如权利要求1记载的半导体装置， 该半导体装置还具备第2导电型的第6半导体区域，该第6半导体区域设在上述第3半导体区域的与上述第2半导体区域相反的一侧并与上述第3半导体区域相接，具有比上述3半导体区域的杂质浓度高的杂质浓度，并且与上述第4半导体区域在上述第3方向上排列； 上述第3电极经由上述6半导体区域而与上述第3半导体区域欧姆连接。
14.如权利要求7记载的半导体装置， 上述第二第3半导体区域在上述第I方向上与上述第3电极分开大于等于0.05微米。
15.如权利要求7记载的半导体装置， 上述第二第3半导体区域在上述第I方向上与上述第二第I电极分开大于等于0.05微 米。
【文档编号】H01L29/41GK103681798SQ201310369496
【公开日】2014年3月26日 申请日期:2013年8月22日 优先权日:2012年9月19日
【发明者】北川光彦 申请人:株式会社东芝
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