半导体装置制造方法
【专利摘要】该半导体装置具备：第1导电型的漏极区域；漏极电极，与上述漏极区域电连接；以及第1导电型的半导体层，形成于上述漏极区域上，具有第一杂质浓度。该半导体装置进一步具备：第1导电型的源极区域，形成于上述半导体层，具有第二杂质浓度；第一源极电极，与上述源极区域电连接；栅极电极，一端位于上述源极区域的深度，另一端位于上述半导体层或漏极区域的深度，隔着绝缘膜而形成。第二源极电极在该栅极电极的下方的半导体层隔着绝缘膜而设置。与多个上述栅极电极之间的第一间隔相比，设定多个上述第二源极电极之间的第二间隔大。
【专利说明】半导体装置
[0001] 关联申请
[0002] 本申请要求以日本专利申请第2013 - 60401号（申请日：2013年3月22日）为基 础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。
【技术领域】
[0003] 本说明书所记载的实施方式涉及半导体装置。
【背景技术】
[0004] 近年，在大电流、高耐压的半导体元件中，为了低导通电阻化以及开关损耗的减 少，要求减少栅极漏极间电容。另外，半导体元件的导通电阻主要是由漂移层的漂移电阻和 通道（channel)部的通道电阻所引起的。企图减少导通电阻也是重要的课题。
[0005] 作为一个例子，已知有将栅极电极形成于相对半导体基板垂直地延伸的沟槽内的 半导体元件。已知有在这样的半导体元件中，通过使多个沟槽之间的间隔变狭窄来使通道 电阻减少的技术。
[0006] 但是，使沟槽（trench)的间隔变狭窄也意味着漂移层区域变狭窄，存在漂移电阻 变高的问题。因此，在以往的技术中，企图减少通道电阻，并且也减少漂移电阻并不容易。
【发明内容】
[0007] 本发明的实施方式提供一种能够企图减少通道电阻并企图减少漂移电阻的半导 体装置。
[0008] 实施方式的半导体装置具备：第1导电型的漏极区域；漏极电极，与漏极区域电连 接；以及第1导电型的半导体层，形成于漏极区域上，具有第一杂质浓度。该半导体装置进 一步具备：第1导电型的源极区域，形成于半导体层，具有比第一杂质浓度大的第二杂质浓 度；第一源极电极，与源极区域电连接；以及栅极电极，一端位于上述源极区域的深度，另 一端位于上述半导体层或漏极区域的深度，隔着绝缘膜而形成。第二源极电极在栅极电极 的下方的半导体层隔着绝缘膜而设置。第二源极电极与第一源极电极电连接。与多个栅极 电极之间的第一间隔相比，设定多个上述第二源极电极之间的第二间隔大。
【专利附图】
【附图说明】
[0009] 图1是第一实施方式涉及的半导体装置的俯视图。
[0010] 图2是图1的A - A'剖视图。
[0011] 图3是第一实施方式的第1变形例的剖视图。
[0012] 图4是第一实施方式的第2变形例的剖视图。
[0013] 图5是第二实施方式涉及的半导体装置的剖视图。
[0014] 图6是第三实施方式涉及的半导体装置的俯视图。
[0015] 图7是图6的A - A'剖视图。
[0016] 图8是第四实施方式涉及的半导体装置的俯视图。
[0017] 图9是图8的A - A'剖视图。
[0018] 图10是第五实施方式涉及的半导体装置的俯视图。
【具体实施方式】
[0019] 接着，参照附图对实施方式涉及的半导体装置进行详细说明。另外，在下面的的说 明中，将第1导电型作为η型、将第2导电型作为p型进行说明，但相反地，也可以将第1导 电型作为Ρ型、将第2导电型作为η型进行说明。另外，在下面，"η十型"意味着比"η型" 杂质浓度高，"η型"意味着比"η -型"杂质浓度高。关于ρ型也是同样，"ρ +型"意味着 比"Ρ型"杂质浓度高，"Ρ型"意味着比"Ρ -型"杂质浓度高。
[0020] [第一实施方式]
[0021] 首先，参照图1?图4对第一实施方式涉及的半导体装置进行说明。图1是第一 实施方式涉及的半导体装置的俯视图(源极电极17省略)，图2是其Α - Α'剖视图。
[0022] 如图2所示，本实施方式的半导体装置具备作为漏极区域的η +型半导体基板11， 以及在此之上通过外延生长例如将硅作为材料所形成的作为η -型的外延层的漂移层12 (半导体层)，在此之上具备沟槽栅极型M0SFET。在η +型半导体基板11的背面，电连接有漏 极电极10。η +型半导体基板11的杂质浓度，作为一例能够设定为5. 0el9?1. 0e20(cm一 3)程度，漂移层12的杂质浓度，作为一例能够设定为1.75el7 (cnT3)程度。但是，漂移层 12的上层部12'的杂质浓度比此要小，例如能够设定为1. 0el6左右。
[0023] 进一步地，在该漂移层12的表面上，多个沟槽T1 (第一沟槽)、ΤΓ (第一沟槽)等间 隔地通过光刻法（photolithography)和反应离子刻蚀（RIE，Reactive Ion Etching)而形 成。沟槽T1具有比沟槽ΤΓ大的深度。在该图2的例中，沟槽T1和ΤΓ在A -A'方向(横 方向）一个一个交替地设置。另外，沟槽Τ1、ΤΓ在该例中具有在垂直于图2的纸面方向上 延伸的条纹形状，但根据后述的记载可以清楚得知，沟槽的形状并不限定为条纹（stripe) 形状。
[0024] 在短的沟槽ΤΓ中，隔着绝缘膜14埋入有由多晶硅等构成的栅极电极15。
[0025] 另外，在长的沟槽T1中，隔着绝缘膜14 (栅极绝缘膜)埋入有栅极电极15,并且隔 着绝缘膜14埋入有埋入式源极电极18 (第二源极电极)。换句话说，栅极电极15的一端位 于漂移层12的第一位置，另一端位于比第一位置在漂移层12中靠下方的第二位置。
[0026] 埋入式源极电极18在沟槽T1上设置于栅极电极15的下方，具有比栅极电极15 的A - A'方向的宽度Wg小的宽度Ws。换句话说，埋入式源极电极18隔着绝缘膜14设置 于栅极电极15的下方的漂移层12中。埋入式源极电极18在图2中在未图示的位置上，与 源极电极17电连接(短路)。
[0027] 另外，作为漂移层12的材料的硅的功函数与栅极电极15的材料的功函数之差设 定为大于等于M0SFET的阈值电压。
[0028] 另外，在被栅极电极15夹着的漂移层12'的表面，形成有η +型的源极区域16,上 述η +型的源极区域16与源极电极17电连接。源极区域16的杂质浓度比漂移层12的杂 质浓度大，例如设定为1.0el9 (cnT3)左右。
[0029] 在该第一实施方式的构成中，栅极电极15形成于沟槽ΤΙ、ΤΓ这两者中，另一方 面，埋入式源极电极18只在沟槽T1中，形成于栅极电极15的下方。因此，埋入式源极电极 18的间隔Ts比栅极电极15的间隔Tg长。
[0030] 近年来，在半导体装置的研究开发中，为了减少导通电阻，希望缩小埋入栅极电极 的沟槽的间隔（pitch)。通过将沟槽的间隔变窄，即使在通道部没有形成p型基极层，也能 够在半导体装置的非导通状态下容易地耗尽通道部。因为在栅极电极与通道部的硅层之间 存在功函数的差。
[0031] 在沟槽间存在P型基极层时，为了得到需要的阈值电压就需要提高P型基极层的 浓度，这就妨碍了与沟槽的间隔的微小化成比例的通道电阻的减少。不需要在通道部形成 P型基极层时，能够与沟槽的间隔的缩小成比例地减少通道电阻。
[0032] 但是，将沟槽的间隔变窄时，通道电阻能够减少，但由于漂移区域的宽度变窄，所 以存在这样的问题：不能充分地得到所谓的场板（field plate)效应，漂移电阻增大。因此， 通道电阻的减少与漂移电阻的减少是位于折中选择（tradeoff)的关系。
[0033] 因此，在该第一实施方式中，具备图2所示的构造。即，在短的沟槽ΤΓ中，只埋入 有栅极电极15,另一方面，在长的沟槽T1中，不只埋入有栅极电极15,还埋入有栅极电极15 的埋入式源极电极18。由此，埋入式源极电极18之间的间隔Ts (除去了绝缘膜14的厚度 的间隔）比栅极电极15之间的间隔Tg (除去了绝缘膜14的厚度的间隔）长。使间隔Tg变 窄并减少通道电阻，另一方面，埋入式源极电极18只形成于沟槽T1内，所以间隔Ts设定为 比间隔Tg大。因此，即使不使漂移层变窄，也能够减少漂移电阻。换句话说，根据本实施方 式，能够减少通道电阻，并能够确保由场板效应引起的耐压，此外还能够减少漂移电阻。
[0034] 另外，各部分的尺寸(参照图2)作为一例能够以下面的方式来设定。
[0035] ?栅极电极15的A - A'方向上的宽度Wg :0. 15μπι
[0036] ?埋入式源极电极18的A -Α'方向上的宽度Ws = 0.05 μ m
[0037] ?栅极电极15与源极电极17之间的绝缘膜14的厚度Wu = 0. 15 μ m
[0038] ?栅极电极15与埋入式源极电极18之间的绝缘膜14的厚度Wm = 0. 1 μ m
[0039] ?沟槽 T1 的深度 D1 = 2·0μπι
[0040] ?沟槽 ΤΓ 的深度 Dl' = 0· 8 μ m
[0041] ?源极区域16的接合深度D3 = 0. 2 μ m
[0042] ?与栅极电极15接触的绝缘膜14的厚度Tgox = 0. 05 μ m
[0043] ?栅极电极15之间的距离Tg = 0. 1 μ m
[0044] ?埋入式源极电极18之间的距离Ts = 0. 45 μ m
[0045] 图3是第一实施方式的第1变形例。在该第1变形例中，埋入式源极电极18的 A - A'方向上的宽度与栅极电极15的A - A'方向上的宽度大致相同。即使在这种情况 下，因为距离Ts比Tg大，所以能够达到相同的效果。
[0046] 图4是第一实施方式的第2变形例。在该第2变形例中，形成为连续地并列有3 个短的沟槽ΤΓ，每4个有一个长的沟槽T1。即使在这种情况下，由于距离Ts比Tg大，所 以能够达到相同的效果。在该例中，连续地并列有3个沟槽ΤΓ，但并不是说限制为其数量 为3个。另外，也能够连续形成多个沟槽T1。
[0047] [第二实施方式]
[0048] 接着，参照图5对第二实施方式涉及的半导体装置进行说明。该第二实施方式的 俯视图与第一实施方式（图1)相同。图5是第二实施方式的A - A'剖视图。在该实施方式 中，在沟槽T1的下方，进一步地设置有沟槽T2,这点与第一实施方式不同。沟槽T1的A - A'方向上的宽度比沟槽T2的A - A'方向上的宽度小。并且，埋入式源极电极18的A - A'方向上的宽度也比栅极电极15的A - A'方向上的宽度小。因此，能够达到与第一实施 方式相同的效果。
[0049][第三实施方式]
[0050] 接着，参照图6以及图7对第三实施方式涉及的半导体装置进行说明。图6是第 三实施方式涉及的半导体装置的俯视图（源极电极17省略)，图7是其A - A'剖视图。关 于与第一实施方式相同的构成要素，以与图1、图2相同的参照符号进行标记，省略重复的 说明。
[0051] 在该第三实施方式中，交替地设置有长的沟槽T1与短的沟槽ΤΓ，在沟槽ΤΓ中隔 着绝缘膜14只埋入有栅极电极15,另一方面，在沟槽T1中隔着绝缘膜14只埋入有埋入式 源极电极17'。这点与上述的实施方式不同。埋入式源极电极17'与第一以及第二实施方 式的埋入式源极电极18不同，不是形成于栅极电极15的下方，而是以其上端露出于漂移层 12的表面的方式形成。即，埋入式源极电极17'与源极电极17在漂移层12的表面直接接 触。
[0052] 换句话说，多个栅极电极15隔着绝缘膜14形成于漂移层12,形成为具有距离漂 移层12的表面的第一深度。另外，埋入式源极电极17'以被夹在栅极电极15之间的方式 隔着绝缘膜14形成于漂移层12,形成为具有距离漂移层12的表面的比第一深度大第二深 度。
[0053] 根据该实施方式，设定栅极电极15与埋入式源极电极17'之间的距离Tg'（除去 了绝缘膜14的厚度的距离）窄，另一方面设定埋入式源极电极17'彼此之间的距离Ts宽。 由此，能够达到与上述的实施方式相同的效果。另外，在该实施方式中，由于埋入式源极电 极17'在漂移层12的表面露出，所以也具有容易获得源极电极17与埋入式源极电极17' 之间的电接触的优点。
[0054] [第四实施方式]
[0055] 接着，参照图8以及图9对第四实施方式涉及的半导体装置进行说明。图8是第 四实施方式涉及的半导体装置的俯视图（源极电极17省略)，图9是其X - X'剖视图。关 于与第一实施方式相同的构成要素，以与图1、图2相同的参照符号进行标记，省略重复的 说明。
[0056] 该第四实施方式的半导体装置，平面构造与上述的实施方式不同。即，用于形成栅 极电极15的沟槽ΤΓ在上述的实施方式中形成为向同一方向延伸的条纹状，但在该实施方 式中，沟槽ΤΓ形成为网格状(所以，栅极电极15形成为在与漏极区域11平行的方向上延伸 的网格状)。S卩，沟槽ΤΓ具备相对图8所示的X轴在60°方向上延伸的沟槽T 6(l'，在120° 方向上延伸的沟槽Τ12(ι'，以及在0°方向上延伸的沟槽IV。
[0057] 并且，在上述的沟槽Τ6(ι'，Τ12(ι'，以及TV (以及形成于这些沟槽内的栅极电极15) 交差而形成(划分）的网格区域MA中，形成有埋入式源极电极17'。埋入式源极电极17'对 于在非导通状态促进耗尽层的扩展而提高耐压是有效的，但不是半导体装置的导通时发挥 作用的部分而成为无效区域。在该实施方式中，上述那样的埋入式源极电极17只形成于网 格部分，所以与具有条纹形状的第三实施方式相比，无效区域变少（作为一例，在第三实施 方式中，无效区域的比例为42%左右，但第四实施方式的无效区域的比例为17%左右)，其 结果，能够使半导体元件小型化。
[0058][第五实施方式]
[0059] 接着，参照图10对第五实施方式涉及的半导体装置进行说明。图10是第五实施 方式涉及的半导体装置的俯视图(源极电极17省略)。关于横截面构造，与上述的实施方式 大略相同，所以省略说明。
[0060] 在该第五实施方式中，栅极电极15埋入于条纹状的沟槽ΤΓ，另一方面，埋入式源 极电极17'埋入于形成于沟槽ΤΓ间的矩形形状的沟槽T3。根据该构成，无效区域的比例 能够抑制到33%左右，作为结果，能够使半导体元件小型化。
[0061] [其他]
[0062] 以上，对本发明的几个实施方式进行了说明，但这些实施方式是作为例子而提出 的，并没有意图限定发明的范围。这些实施方式可以以其他各种方式进行实施，在不超出发 明主旨的范围内，可进行各种省略、调换以及变更。这些实施方式及其变形包括在发明的范 围和主旨内，同样，也包括在权利要求所记载的发明和与其等同的范围内。
【权利要求】
1. 一种半导体装置，其特征在于，具备： 第1导电型的漏极区域； 漏极电极，与上述漏极区域电连接； 第1导电型的半导体层，形成于上述漏极区域上，具有第一杂质浓度； 第1导电型的源极区域，形成于上述半导体层，具有比上述第一杂质浓度大的第二杂 质浓度； 第一源极电极，与上述源极区域电连接； 栅极电极，一端位于上述源极区域的深度，另一端位于上述半导体层或漏极区域的深 度，隔着绝缘膜而形成；以及 第二源极电极，在上述栅极电极的下方的上述半导体层中隔着上述绝缘膜而设置，与 上述第一源极电极电连接， 多个上述第二源极电极之间的第二间隔设定为比多个上述栅极电极之间的第一间隔 大。
2. 如权利要求1所述的半导体装置，其特征在于， 上述半导体层的上层部具有比上述第一杂质浓度小的第三杂质浓度。
3. 如权利要求1所述的半导体装置，其特征在于， 上述第二源极电极埋入到多个上述栅极电极中的一部分栅极电极的下方的位置。
4. 如权利要求3所述的半导体装置，其特征在于， 上述第二源极电极与上述栅极电极相比在第1方向上的宽度小。
5. 如权利要求3所述的半导体装置，其特征在于， 上述第二源极电极的第1方向上的宽度与上述栅极电极的第1方向上的宽度相同。
6. 如权利要求3所述的半导体装置，其特征在于， 上述半导体层的上层部具有比上述第一杂质浓度小的第三杂质浓度。
7. 如权利要求1所述的半导体装置，其特征在于，具备： 第1沟槽，从上述半导体层的表面向下方延伸，具有第一深度，在其内部具有上述栅极 电极并且在上述栅极电极的下方具有上述第二源极电极；以及 第2沟槽，从上述半导体层的的表面向下方延伸，具有比上述第一深度小的第二深度， 在其内部只具有上述栅极电极。
8. 如权利要求7所述的半导体装置，其特征在于， 上述半导体层的上层部具有比上述第一杂质浓度小的第三杂质浓度。
9. 如权利要求7所述的半导体装置，其特征在于， 上述第二源极电极与上述栅极电极相比在第1方向上的宽度小。
10. 如权利要求7所述的半导体装置，其特征在于， 上述第二源极电极的第1方向上的宽度与上述栅极电极的第1方向上的宽度相同。
11. 如权利要求1所述的半导体装置，其特征在于， 上部沟槽，从上述半导体层的表面向下方延伸，具有第一宽度，在其内部具有上述栅极 电极；以及 下方沟槽，从上述上部沟槽的下端向下方延伸，具有比上述第一宽度小的第二宽度，在 其内部具有上述第二源极电极。
12. 如权利要求11所述的半导体装置，其特征在于， 上述半导体层的上层部具有比上述第一杂质浓度小的第三杂质浓度。
13. 如权利要求11所述的半导体装置，其特征在于， 上述第二源极电极与上述栅极电极相比在第1方向上的宽度小。
14. 一种半导体装置，其特征在于，具备： 第1导电型的漏极区域； 漏极电极，与上述漏极区域电连接； 第1导电型的半导体层，形成于上述漏极区域上，具有第一杂质浓度； 第1导电型的源极区域，形成于上述半导体层，具有比上述第一杂质浓度大的第二杂 质浓度； 第一源极电极，与上述源极区域电连接； 多个栅极电极，隔着绝缘膜而形成于上述半导体层，具有距离上述半导体层的表面的 第一深度；以及 第二源极电极，以被夹在上述栅极电极之间的方式隔着绝缘膜形成于上述半导体层， 具有距离上述半导体层的表面的比上述第一深度大的第二深度，与上述第一源极电极电连 接。
15. 如权利要求14所述的半导体装置，其特征在于， 上述栅极电极在与上述漏极区域平行的方向上形成为网格状； 上述第二源极电极形成在由上述栅极电极划分出的网格区域中。
16. 如权利要求14所述的半导体装置，其特征在于， 上述半导体层的上层部具有比上述第一杂质浓度小的第三杂质浓度。
【文档编号】H01L29/417GK104064589SQ201310376125
【公开日】2014年9月24日 申请日期:2013年8月26日 优先权日:2013年3月22日
【发明者】加藤俊亮, 川口雄介 申请人:株式会社东芝