半导体器件及其制造方法与制造工艺

半导体器件及其制造方法相关申请的交叉引用包括说明书、说明书附图和说明书摘要、于2012年8月24日提交的第2012-185332号日本专利申请的公开内容通过完全引用而并入于此。技术领域本发明涉及一种半导体器件，并且更具体地，涉及一种可以适当地应用于例如在布线层中具有有源元件的半导体器件的技术。

背景技术：
已经知道用于在半导体器件的布线层中提供有源元件的技术。这样的半导体器件可以通过使用有源元件来切换它的功能而未改变在半导体衬底处形成的半导体元件的布局。因此，该技术可以使用在衬底之上具有半导体元件的相同布局的半导体衬底来制造具有不同功能的多个类型的半导体器件。在这一情况下，可以减少半导体器件的制造成本。例如公开号为2010-141230的日本待审专利公开一种半导体器件及其制造方法。该半导体器件包括半导体衬底、第一布线层、半导体层、栅极绝缘膜和栅极电极。第一布线层包括在半导体衬底之上形成的绝缘层和在绝缘层的表面中嵌入的第一布线。半导体层被定位于第一布线层之上。栅极绝缘膜被定位于半导体层以上或者以下。栅极电极经由栅极绝缘膜被定位于与半导体层相对的一例上。这时，半导体层、栅极绝缘膜和栅极电极形成晶体管作为有源元件。例如一个第一布线可以用作栅极绝缘膜。具体而言，用于防止第一布线层的扩散的帽绝缘膜可以用作栅极绝缘膜。在该情况下，在半导体层之下形成栅极绝缘膜。为了减少如以上描述的布线层中的有源元件的功率消耗(节省功率)，使用CMOS反相器是有效的。这是因为使用CMOS反相器作为开关可以抑制经过反相器的流过电流。CMOS反相器包括在相同布线层中的P型MOS晶体管和N型MOS晶体管。在这一情况下，需要在相同布线层中提供由不同材料制成的P型半导体层和N型半导体层。具体而言，当使用在公开号为2010-141230的上述日本待审专利中公开的技术时，可以提出以下结构。有源元件(也就是布线层中的CMOS反相器)包括P型MOSF晶体管和N型MOS晶体管。在MOS晶体管中的每个MOS晶体管中，在第一布线层中的一个第一布线用作栅极电极，在第一布线层之上的用于防止扩散的帽绝缘膜用作栅极绝缘膜，并且在帽绝缘膜之上以预定形状提供半导体层。设置P型半导体层和N型半导体层相互间隔开。在层间绝缘层中嵌入两层。在相关领域中，非专利文献1(2012SymposiumonVLSITechnologyDigestofTechnicalPapers，123-124(2012))公开一种使用氧化物半导体层的反相器电路。非专利文献2(2011SymposiumonVLSITechnologyDigestofTechnicalPapers，120-121(2011))公开一种在多层布线层中并入氧化物半导体层的LSI。另外，非专利文献3(2011IEEEInternationalElectronDevicesMeeting(IEDM)，155-158(2011))公开一种使用氧化物半导体层的晶体管器件结构。PCT专利申请WO2010/010802、非专利文献4(Appl.Phys.Lett.93,032113(2008))和非专利文献5(Appl.Phys.Lett.97,072111(2010))公开一种p沟道薄膜晶体管。p沟道薄膜晶体管(场效应晶体管)包括在薄膜晶体管的衬底之上沉积为沟道层的由氧化锡(SnO)制成的薄膜。使用Ni/Au层叠膜或者Pt膜来形成源极/漏极电极。[相关领域的文献][专利文献][专利文献1]日本待审专利公开号2010-141230[专利文献2]WO2010/010802[非专利文献][非专利文献1]K.Kanekoet.al.，“OperationofFunctionalCircuitElementsusingBEOL-TransistorwithInGaZnOChannelforOn-chipHigh/LowVoltageBridgingI/OsandHigh-CurrentSwitches”，2012SymposiumonVLSITechnologyDigestofTechnicalPapers，123-124(2012).[非专利文献2]K.Kanekoet.al.，“ANovelBEOL-Transistor(BETr)withInGaZnOEmbeddedinCu-InterconnectsfbrOn-chipHighVoltageI/OsinStandardCMOSLSIs”，2011SymposiumonVLSITechnologyDigestofTechnicalPapers，120-121(2011).[非专利文献3]K.Kanekoet.al.，“HighReliableBEOL-TransistorwithOxygen-controlledInGaZnOandGate/DrainoffsetDesignforHigh/LowVoltageBridgingI/OOperations”，2011IEEInternationalElectronDevicesMeeting(IEDM)，155-158(2011).[非专利文献4]YoichiOgo，et.al.，“p-channelthin-filmtransistorusingp-typeoxidesemiconductor，SnO”，Appl.Phys.Lett.93，032113(2008).[非专利文献5]HisatoYabuta，et.al.，”Sputteringformationofp-typeSnOthin-filmtransistorsonglasstowardoxidecomplimentarycircuits”，Appl.Phys.Lett.97，072111(2010).

技术实现要素：
在使用公开号为2010-141230的日本待审专利中公开的技术的上述CMOS反相器中，用于P型半导体层和N型半导体层的单独制造工艺颇为重要，因为P型和N型半导体层在相同布线层中由不同材料形成。单独制造工艺涉及到先形成一个类型(例如P型)的半导体层、然后形成另一类型(例如N型)的半导体层。以下将具体描述单独制造工艺。首先，P型半导体膜和用于P型半导体层的硬掩模以该顺序被层叠于帽绝缘膜之上。然后将P型半导体膜和P硬掩模蚀刻成所需形状。以这一方式形成其表面由P硬掩模覆盖的P型半导体层。P型半导体层让它的侧部向外界暴露。随后，N型半导体膜和用于N型半导体层的硬掩模以该顺序被层叠于元件隔离绝缘膜和P硬掩模之上。然后将N型半导体膜和N硬掩模蚀刻成所需形状。以这一方式形成其表面由N硬掩模覆盖的N型半导体层。在上述工艺中，在沉积N型半导体膜时，部分地暴露P型半导体层的在P硬掩模之下的侧部。因此可能使N型半导体膜与P型半导体层的侧部接触。作为结果，可以有可能向N型半导体层中扩散P型半导体膜的材料，或者可以有可能向P型半导体膜中扩散N型半导体层的材料，这将退化或者修改P型半导体层的性质。这同样适用于以相反顺序形成的N型半导体层和P型半导体层的组合的结构。需要用于在相同布线层中形成N型半导体层和P型半导体层二者而对半导体层的性质无影响的技术。将在结合附图阅读本说明书的以下具体描述之后更好地理解本发明的其它问题和新特征。根据本发明的一个实施例，在N型半导体层和P型半导体层之一处提供绝缘膜以覆盖半导体层(和硬掩模层)的侧部。在本发明的一个实施例中，可以在相同布线层中一起提供N型半导体层和P型半导体层而对半导体层的性质无影响。附图说明图1A是示出根据本发明的第一实施例的半导体器件的结构的截面图；图1B是示出根据本发明的第一实施例的半导体器件的结构的另一截面图；图2是示出第一实施例中的半导体器件的结构的平面图；图3A是示出第一实施例中的半导体器件的制造方法的步骤的截面图；图3B是示出第一实施例中的半导体器件的制造方法的另一步骤的截面图；图3C是示出第一实施例中的半导体器件的制造方法的另一步骤的截面图；图3D是示出第一实施例中的半导体器件的制造方法的另一步骤的截面图；图3E是示出第一实施例中的半导体器件的制造方法的另一步骤的截面图；图3F是示出第一实施例中的半导体器件的制造方法的另一步骤的截面图；图3G是示出第一实施例中的半导体器件的制造方法的另一步骤的截面图；图3H是示出第一实施例中的半导体器件的制造方法的另一步骤的截面图；图3I是示出第一实施例中的半导体器件的制造方法的另一步骤的截面图；图3J是示出第一实施例中的半导体器件的制造方法的另一步骤的截面图；图3K是示出第一实施例中的半导体器件的制造方法的另一步骤的截面图；图3L是示出第一实施例中的半导体器件的制造方法的另一步骤的截面图；图3M是示出第一实施例中的半导体器件的制造方法的另一步骤的截面图；图4A是示出未形成侧壁的半导体器件的制造方法的步骤的截面图；图4B是示出未形成侧壁的半导体器件的制造方法的另一步骤的截面图；图5A是示出让用于侧壁的涂覆的绝缘膜保留的半导体器件的制造方法的步骤的截面图；图5B是示出让用于侧壁的涂覆的绝缘膜保留的半导体器件的制造方法的另一步骤的截面图；图5C是示出让用于侧壁的涂覆的绝缘膜保留的半导体器件的制造方法的另一步骤的截面图；图5D是示出让用于侧壁的涂覆的绝缘膜保留的半导体器件的制造方法的另一步骤的截面图；图6是示出在这一实施例的结构与图5D中所示结构之间的不同的表；图7是示出根据第一实施例的半导体器件的结构的第一修改示例的截面图；图8是示出根据第一实施例的半导体器件的结构的第二修改示例的截面图；图9A是示出第一实施例的第二修改示例中的半导体器件的制造方法的步骤的截面图；图9B是示出第一实施例的第二修改示例中的半导体器件的制造方法的另一步骤的截面图；图10是示出根据本发明的第二实施例的半导体器件的结构的截面图；图11是示出根据本发明的第三实施例的半导体器件的结构的截面图；图12是示出根据本发明的第四实施例的半导体器件的结构的截面图；图13A是示出根据第三实施例的半导体器件的制造方法的步骤的截面图；图13B是示出第三实施例中的半导体器件的制造方法的另一步骤的截面图；图13C是示出第三实施例中的半导体器件的制造方法的另一步骤的截面图；图14是示出根据第四实施例的半导体器件的结构的截面图；图15是示出在用于接触的材料与氧化物半导体层之间的接触特性的曲线图；图16是示出根据本发明的第五实施例的半导体器件的结构的截面图；图17是示出在用于接触的材料与另一氧化物半导体层之间的接触特性的曲线图；图18是示出在这一实施例中的半导体器件的P型氧化物半导体层与源极/漏极电极之间的界面的组成的示意截面图；图19是示出用于测量这一实施例中的半导体器件的性质的元件的截面图；并且图20是示出这一实施例中的半导体器件的性质的曲线图。具体实施方式现在将在下文中参照附图描述根据本发明的一些优选实施例的半导体器件及其制造方法。第一实施例以下将描述本发明的第一实施例中的半导体器件的结构。图1A、1B和2是示出这一实施例中的半导体器件的结构的截面图和平面图。图1A和1B是沿着图2的线A-A’截取的截面图。图1A示出图1B的主要部分。这一实施例的半导体器件100包括第一布线层150、第二布线层170、第一晶体管200和第二晶体管300。第一布线层150包括第一层间绝缘层152和在第一层间绝缘层152的表面中嵌入的第一布线164(210，310)。在第一布线层150之上形成第二布线层170。第二布线层170包括覆盖第一布线164、210和310以及第一层间绝缘层152的帽绝缘层171、第二层间绝缘层172以及在第二层间绝缘层172中嵌入的第二布线188、289和389。在第一布线层150和第二布线层170中提供第一晶体管200，并且第一晶体管200为第一传导类型(例如P型)。在第一布线层150和第二布线层170中提供第二晶体管300，并且第二晶体管300是不同于第一传导类型的第二传导类型(例如N型)。第一晶体管200包括第一栅极电极210、第一栅极绝缘膜(171)、第一氧化物半导体层230、第一硬掩模232和第一侧壁240。第一栅极电极210是第一布线之一。在第一栅极电极210之上提供第一栅极绝缘膜(171)，并且第一栅极绝缘膜(171)包括帽绝缘层171的一部分。在第一栅极绝缘膜(171)之上提供第一氧化物半导体层230。在第一氧化物半导体层230之上提供第一硬掩模232。除了第二层间绝缘层172之外提供每个第一侧壁240以覆盖第一氧化物半导体层230的侧部以表现绝缘性质。第二晶体管300包括第二栅极电极310、第二栅极绝缘膜(171)、第二氧化物半导体层330和第二硬掩模332。第二栅极电极310是第一布线层中的另一第一布线。在第二栅极电极310之上提供第二栅极绝缘膜(171)以耦合到第一栅极绝缘膜(171)，第二栅极绝缘膜(171)包括帽绝缘层(171)的另一部分。在第二绝缘膜(171)之上提供第二氧化物半导体层330。在第二氧化物半导体层之上提供第二硬掩模332。第一晶体管200和第二晶体管300是相反传导类型的晶体管以形成互补金属氧化物半导体(CMOS)。利用这一布置，在沉积第二氧化物半导体层330时，在第一硬掩模232之下的第一氧化物半导体层230先前让它的侧部由第一侧壁240覆盖。因此，第一氧化物半导体层230未与第二氧化物半导体层330的侧部接触。作为结果，不存在第一氧化物半导体层230由于第一氧化物半导体层230的材料向第二氧化物半导体层330中散布或者第二氧化物半导体层330的材料向第一氧化物半导体层230中散布而修改和退化它的性质这样的可能性。因此，N型半导体层和P型半导体层可以在相同布线层中一起共存，而对每个氧化物半导体层的性质没有任何影响。在第一氧化物半导体层230之上的绝缘膜是第一硬掩模232的一层(具有厚度d01)。类似地，在第二氧化物半导体层330之上的绝缘膜也是第二硬掩模332的一层(具有厚度d02)，这可以容易使两层的厚度基本上相同。可以通过在相同蚀刻时间内蚀刻来形成用于源极和漏极电极的接触孔。因此，相应氧化物半导体层的接触特性可以基本上相同。现在，以下将进一步描述本发明的第一实施例中的半导体器件100。半导体器件100还包括半导体衬底101、在半导体衬底101之上提供的接触层130和在接触层130之上提供的布线层140。半导体衬底101具有半导体元件，诸如晶体管或者电容元件。在所示示例中形成晶体管121和122。元件隔离层120分离晶体管121和122。接触层130包括在半导体衬底101之上提供的层间绝缘层131和在层间绝缘层中嵌入的接触(源极/漏极电极)42。布线层140包括在层间绝缘层131之上提供的层间绝缘层132和在其中嵌入的布线144。晶体管121和122中的每个晶体管的源极/漏极经由接触(源极/漏极电极)142耦合到布线144。第一布线层150包括在布线层140之上提供的帽绝缘层151和在帽绝缘层151之上提供的第一层间绝缘层152。布线层150除了在第一层间绝缘层152的表面之上提供的第一栅极电极210和第二栅极电极310之外还包括过孔162和第一布线164。过孔162让它的下端穿透帽绝缘层151以耦合到布线144而它的上端耦合到第一布线164。在第一层间绝缘层152的前侧上提供第一布线164。在相同第一布线层150中提供第一布线164、第一栅极电极210和第二栅极电极310。第二布线层170包括在第一布线层150之上提供的帽绝缘层171和在帽绝缘层171之上提供的第二层间绝缘层172。第二布线层170还包括过孔189和第二布线188。过孔189让它的下端穿透帽绝缘层171以耦合到第一布线164而它的上端耦合到第二布线188。在第二层间绝缘层172的前侧上提供第二布线188。该图示出双镶嵌(dualdamascene)结构的过孔189和第二布线188的示例。第二布线层170还包括在帽绝缘层171之上提供的第一氧化物半导体层230、在第一氧化物半导体层230之上提供的第一硬掩模232以及在第一氧化物半导体层230和第一硬掩模232的层叠结构周围提供的侧壁240。因此，第一栅极电极210、作为栅极绝缘膜的帽绝缘层171和第一氧化物半导体层230形成第一晶体管200。第二布线层170还包括接触(源极/漏极电极)289和第二布线288。接触289让它的下端穿透第一硬掩模232以耦合到第一氧化物半导体层230而它的上端耦合到第二布线288。在第二层间绝缘层172的前侧上提供第二布线288。该图示出双镶嵌结构的接触289和第二布线288的示例。类似地，第二布线层170还包括在帽绝缘层171之上提供的第二氧化物半导体层330和在第二氧化物半导体层330之上提供的第二硬掩模332。因此，第二栅极电极310、作为栅极绝缘膜的帽绝缘层171和第二氧化物半导体层330形成第二晶体管300。第二布线层170还包括接触(源极/漏极电极)389和第二布线388。接触389让它的下端穿透第二硬掩模332以耦合到第二氧化物半导体层330而它的上端耦合到第二布线388。在第二层间绝缘层172的前侧上提供第二布线388。该图示出双镶嵌结构的接触389和第二布线138的示例。如以上提到的那样，第一晶体管200和第二晶体管300在布线层中形成CMOS。跨包括作为栅极电极210和310的第一布线的第一布线层150以及包括沟道(氧化物半导体层230和330)和源极/漏极电极(接触289和389)的第二布线层170形成CMOS(晶体管200和300中的每个晶体管)。换而言之，一个传导类型的第一晶体管200包括作为沟道的第一氧化物半导体层230，而另一相反传导类型的第二晶体管300包括作为沟道的第二氧化物半导体层330。晶体管中的每个晶体管包括在第一布线层150中形成为栅极电极210或者310的第一布线(Cu布线)和作为栅极绝缘膜的帽绝缘层160。在作为第一晶体管200的沟道的第一氧化物半导体层230和第一硬掩模232的两个侧壁之上形成侧壁240。每个侧壁240用作在相邻晶体管之间的元件隔离膜。即使侧壁240未覆盖第一硬掩模232的侧部，侧壁240仅需至少覆盖第一氧化物半导体层230的至少一个侧壁。在第二布线层170中形成过孔189以建立与在第二布线层170之下的第一布线(Cu布线)的电耦合。同时，经由第一硬掩模232形成电耦合到第一氧化物半导体层230的接触289，该第一硬掩模用作第一晶体管200的源极/漏极电极。另外同时经由第二硬掩模332形成电耦合到第二氧化物半导体层330的接触389，该第二硬掩模用作第二晶体管300的源极/漏极电极。N型和P型晶体管的组合可以包括：N型第一晶体管200和P型第二晶体管300；以及P型第一晶体管200和N型第二晶体管300。串联耦合第一晶体管200和第二晶体管300，并且一起电耦合第一栅极电极210和第二栅极电极310，这形成CMOS反相器。在这一实施例中，Cu布线用于第一布线64。这一实施例不限于上例。备选地，可以用相同方式应用A1布线。CMOS反相器可以例如经由第二布线188、过孔189、第一布线164、过孔162、布线144和接触142耦合到半导体衬底101之上的半导体元件(例如晶体管121和122)。通过接通CMOS反相器，在半导体衬底101之上的半导体元件可以使用半导体衬底来实现互不相同的功能而未改变半导体元件的布局。接着以下将具体说明这一实施例中的半导体器件的制造方法。图3A至3M示出这一实施例中的半导体器件的制造方法的截面图。图3A至3M中的每幅图对应于沿着图2的线A-A’截取的截面。图3A至3M省略半导体衬底101、接触层130和布线层140的图示。如图3A中所示，首先在第一布线层150之上与第一栅极电极210和第二栅极电极310接触而形成用作第一栅极绝缘膜(171)和第二栅极绝缘膜(171)的帽绝缘层171，该第一布线层150具有在其之上形成的包括第一栅极电极210和第二栅极电极310的第一布线。然后如图3B至3D所示，经由帽绝缘层171在第一栅极电极210之上形成第一传导类型的第一氧化物半导体层230和第一硬掩模层232的第一层叠结构(230+232)。随后如图3E中所示，形成绝缘膜(240)以覆盖第一层叠结构(230+232)和帽绝缘膜171。随后如图3F中所示，回蚀(etchback)绝缘膜(240)以形成覆盖第一氧化物半导体层230的每侧的第一侧壁膜240。然后经由帽绝缘层171在第二栅极电极310之上形成第二硬掩模层332和不同于第一传导类型的第二传导类型的第二氧化物半导体层330的第二层叠结构(330+332)。随后形成层间绝缘膜(172)以覆盖第一层叠结构(230+232)和第二层叠结构(33...