金属栅极结构及其制作方法

金属栅极结构及其制作方法
【专利摘要】本发明公开一种金属栅极结构及其制作方法。该金属栅极结构包含一半导体基底、一栅极介电层、一多层结构的P型功函数层以及一导电金属层。栅极介电层设置于半导体基底上。多层结构的P型功函数层设置于栅极介电层上，且多层结构的P型功函数层包含至少一结晶状(crystalline)P型功函数层以及至少一非结晶状(amorphous)P型功函数层。此外，导电金属层设置于多层结构的P型功函数层上。
【专利说明】金属栅极结构及其制作方法

【技术领域】
[0001] 本发明涉及一种金属栅极结构及其制作方法，尤其是涉及一种具有多层结构的P 型功函数层的金属栅极结构及其制作方法，其中多层结构的P型功函数层包含至少一非结 晶状（amorphous)P型功函数层。

【背景技术】
[0002] 在现有半导体产业中，多晶硅广泛地应用于半导体元件如金属氧化物半导体 (metal-oxide-semiconductor,M0S)晶体管中，作为标准的栅极材料选择。然而，随着MOS 晶体管尺寸持续地微缩，传统多晶娃栅极因硼穿透（boronpenetration)效应导致元件效 能降低，及其难以避免的空乏效应（depletioneffect)等问题，使得等效的栅极介电层厚 度增加、栅极电容值下降，进而导致元件驱动能力的衰退等困境。因此，半导体业界尝试以 新的栅极材料，例如利用功函数(workfunction)金属来取代传统的多晶娃栅极，用以作为 匹配高介电常数（high-k)栅极介电层的金属栅极。
[0003]在互补式金属氧化物半导体（complementarymetal-oxidesemiconductor, CMOS)元件中，双功函数金属栅极一需与NMOS元件搭配，一则需与PMOS元件搭配，因此使得 相关元件的整合技术以及制作工艺控制更形复杂，且各填充材料的厚度与成分控制要求也 更形严苛。现有PMOS元件中可依序设置一P型功函数层以及一N型功函数层于栅极介电层 上，且搭配导电金属层作为金属栅极，使金属栅极具有介于4. 8电子伏特（eV)至5. 2eV左 右的功函数。当N型功函数层由错化钛（titaniumaluminide,TiAl)所组成时，在后续进 行源极/漏极活化回火、形成金属硅化物或后段热处理等高热预算制作工艺时，N型功函数 层中的铝原子将可能向下扩散至P型功函数层中，而影响金属栅极的功函数值，造成PMOS 元件的电性偏移。
[0004] 因此，如何改善P型功函数层的结构与制作工艺以避免N型功函数层的金属原子 的扩散，且维持PMOS元件的预期效能实为相关技术者所欲改进的课题。


【发明内容】

[0005] 本发明的目的之一在于提供一种具有多层结构的P型功函数层的金属栅极结构 及其制作工艺，以避免非预期的金属原子的扩散现象，使半导体装置具有所需的电性表现。
[0006] 本发明的一较佳实施例提供一种金属栅极结构，其包含一半导体基底、一栅极介 电层、一多层结构的P型功函数层以及一导电金属层。栅极介电层设置于半导体基底上。多 层结构的P型功函数层设置于栅极介电层上，且多层结构的P型功函数层包含至少一结晶 状（crystalline)P型功函数层以及至少一非结晶状（amorphous)P型功函数层。此外，导 电金属层设置于多层结构的P型功函数层上。
[0007] 本发明的另一较佳实施例提供一种金属栅极结构的制作方法，其包含下列步骤： 首先，形成一层间介电层于一半导体基底上，且形成一栅极沟槽于层间介电层中；接着，形 成一栅极介电层于栅极沟槽中；随后，形成一多层结构的P型功函数层于栅极沟槽中的栅 极介电层上，其中形成多层结构的P型功函数层的方法至少包含在形成一结晶状P型功函 数层后，形成一非结晶状P型功函数层；最后，形成一导电金属层填满该栅极沟槽。
[0008] 本发明多层结构的P型功函数层中是将非结晶状含硅的P型功函数层设置于结 晶状未含娃的P型功函数层上方，由于含娃的P型功函数层未具有规则的结晶界面（grain boundary)，因此非结晶状含硅的P型功函数层可用于有效阻挡来自N型功函数层或导电金 属层的金属原子在后续热处理制作工艺进行时扩散至P型功函数层中，以避免金属栅极的 功函数值的偏移，使半导体装置具有预期的电性表现。

【专利附图】

【附图说明】
[0009] 图1至图9绘示了本发明的一较佳实施例的金属栅极结构的制作方法的示意图；
[0010] 图10绘示了本发明的一较佳实施例的金属栅极结构的示意图。
[0011] 主要元件符号说明
[0012] 10 第一区域 20 第二区域
[0013] 100,200 半导体基底
[0014] 102,201 浅沟槽隔离
[0015] 104 第一堆叠结构 106 第二堆叠结构
[0016] 108,204 介质层
[0017] 110,206 栅极介电层
[0018] 112,208 底阻障层
[0019] 114 牺牲栅极 116 盖层
[0020] 118A 第一轻掺杂漏极 118B 第二轻掺杂漏极
[0021] 120,222 间隙壁
[0022] 122A，122C 第一源极/漏极区
[0023] 122B，122D 第二源极/漏极区
[0024] 123,226 金属硅化物层
[0025] 124,228 接触洞蚀刻停止层
[0026] 126,230 层间介电层
[0027] 128 第一栅极沟槽 130 第二栅极沟槽
[0028] 132,210 蚀刻停止层
[0029] 134,212A 未含硅的P型功函数层
[0030] 136,212B 含硅的P型功函数层
[0031] 138,212 多层结构的P型功函数层
[0032] 140 图案化光致抗蚀剂
[0033] 层
[0034] 142,214 N型功函数层
[0035] 144,216 顶阻障层
[0036] 146,218 导电金属层
[0037] 148 第一金属栅极结构 150 第二金属栅极结构
[0038] 202 金属栅极结构 220 轻掺杂漏极
[0039] 224 源极/漏极区

【具体实施方式】
[0040] 为使熟习本发明所属【技术领域】的一般技术者能更进一步了解本发明，下文特列举 本发明的较佳实施例，并配合所附附图，详细说明本发明的构成内容及所欲达成的功效。
[0041] 请参考图1至图9。图1至图9绘示了本发明的一较佳实施例的金属栅极结构 的制作方法的示意图。如图1所示，首先提供一半导体基底100,半导体基底100定义有 一第一区域10与一第二区域20例如：一PMOS区域与一NMOS区域，且半导体基底100包 含有多个浅沟槽隔离（shallowtrenchisolation,STI) 102,用于电性隔绝两相邻区域。 半导体基底100可以例如是娃基底（siliconsubstrate)、外延娃（epitaxialsilicon substrate)、娃错半导体基底（silicongermaniumsubstrate)、碳化娃基底（silicon carbidesubstrate)或娃覆绝缘（siIicon-on-insulator,SOI)基底或其他半导体基底材 料所构成的基底，但不以上述为限。浅沟槽隔离102可包含硅氧化物等绝缘材料，或是以其 他如场氧化层（fieldoxide，F0X)等的绝缘结构来取代，而形成浅沟槽隔离的方法为现有 该项技术者与通常知识者所熟知，在此不多加赘述。
[0042] 接着，分别于第一区域10与第二区域20形成一第一堆叠结构104以及一第二堆 叠结构106。形成第一堆叠结构104以及第二堆叠结构106的方法包含下列步骤。首先， 在半导体基底100表面上选择性形成一由氧化物、氮化物等介电材料所构成的介质材料层 (图未示），并再依序形成一栅极介电材料层（图未示）以及一阻障材料层（图未示）在介 质材料层上。接着，在阻障材料层表面依序形成一牺牲层（图未示），例如多晶硅层，以及一 硬掩模层（图未示）。然后利用一图案化光致抗蚀剂层（图未示）当作掩模进行一图案转 移制作工艺，以单次蚀刻或逐次蚀刻步骤，去除部分的硬掩模层、牺牲层、阻障材料层、栅极 介电材料层以及介质材料层，而于半导体基底100上形成第一堆叠结构104以及第二堆叠 结构106,使第一堆叠结构104以及第二堆叠结构106将分别包含一介质层（interfacial layer) 108、一栅极介电层110、一底阻障层112、一牺牲栅极114以及一盖层116依序设置 于半导体基底100上。其中，介质层108可为单层结构或多层结构的介电层，例如：氧化硅层 (SiO)、氮化娃（SiN)层或其组合，底阻障层112的材料可包含氮化钛（titaniumnitride, TiN)，牺牲栅极114可包含多晶硅栅极，盖层116则可由氧化硅（SiO)、氮化硅（SiN)、碳化 硅（SiC)及/或氮氧化硅（SiON)所构成。
[0043] 本发明可应用于各式半导体装置包含平面晶体管或非平面晶体管例如：鳍式场 效晶体管（FinFieldeffecttransistor,FinFET)的各种金属栅极制作工艺包括先栅极(gatefirst)制作工艺、后栅极（gatelast)制作工艺的先栅极介电层（high-kfirst) 制作工艺以及后栅极制作工艺的后栅极介电层（high-klast)制作工艺等。本实施例 是以后栅极制作工艺的先栅极介电层制作工艺为例，故栅极介电层110是一具有「一型」 剖面的高介电常数介电层，其材料包含介电常数大于4的介电材料，例如是选自氧化铪 (hafniumoxide，HfO2)、娃酸給氧化合物（hafniumsiliconoxide，HfSiO4)、娃酸給氮氧 化合物（hafniumsiliconoxynitride，HfSiON)、氧化错（aluminumoxide，Al2O3)、氧化 镧（lanthanumoxide,La2O3)、氧化组（tantalumoxide,Ta2O5)、氧化?乙（yttriumoxide, Y2O3)、氧化锫（zirconiumoxide,ZrO2)、钦酸银（strontiumtitanateoxide,SrTi03)、 娃酸锫氧化合物(zirconiumsiliconoxide，ZrSiO4)、锫酸給(hafniumzirconium oxide，HfZrO4)、银秘组氧化物（strontiumbismuthtantalate,SrBi2Ta2O9,SBT)、锫 钦酸铅（leadzirconatetitanate,PbZrxTihO3,PZT)、钦酸钡银（bariumstrontium UtanateJaxSivxTiOyBST)、或其组合所组成的群组。形成栅极介电层110的方法包 括原子层沉积（atomiclayerdeposition,ALD)制作工艺或有机金属化学气相沉积法 (metal-organicchemicalvapordeposition,M0CVD)，但不以此为限。
[0044] 随后，可选择性进行一离子注入制作工艺以在第一堆叠结构104/第二堆叠结构 106的两侧形成轻掺杂漏极（lightlydopeddrain,LDD)。然后，再依序形成间隙壁120、 源极/漏极区、接触洞蚀刻停止层（contactetchstoplayer,CESL) 124以及层间介电层 126。其中第一轻掺杂漏极118A与第一源极/漏极区122A具有第一导电型，例如P型，形 成于第一区域10中，而第二轻掺杂漏极118B与第二源极/漏极区122B则具有第二导电 型，例如N型，形成于第二区域20中。接触洞蚀刻停止层124可选择性设置于第一堆叠结 构104/第二堆叠结构106与层间介电层126之间，其材料可包括例如氮化硅、氮掺杂的碳 化娃（nitrogendopedsiliconcarbide，NDC)层等介电材料，且接触洞蚀刻停止层124也 可额外具有一应力。层间介电层126可为旋转涂布（spin-on-coating,S0C)制作工艺、化学 气相沉积（CVD)制作工艺或其他适合的制作工艺等形成的介电材料所构成，介电材料包含 低介电常数（dielectricconstant,k)材料(介电常数值小于3. 9)、超低介电常数（ultra low-k，以下简称为ULK)材料(介电常数值小于2. 6)、或多孔性超低介电常数（porousULK) 材料，但不限于此。
[0045] 此外，形成源极/漏极区之后及形成接触洞蚀刻停止层124以及层间介电层126 之前，可进行一自对准金属硅化物制作工艺，例如先形成一由钴、钛、镍、钼、钯、钥等所构成 的金属层（图未示）于半导体基底100上，且覆盖第一源极/漏极区122A与第二源极/漏 极区122B，接着利用至少一次的快速升温退火（rapidthermalanneal,RTP)制作工艺使金 属层与第一源极/漏极区122A以及第二源极/漏极区122B的硅外延层反应，以于整个第 一源极/漏极区122A以及第二源极/漏极区122B的表面形成一金属硅化物层123,最后再 去除未反应的金属层，使完成的金属硅化物层123完整覆盖第一源极/漏极区122A以及第 二源极/漏极区122B。形成金属硅化物层的时间点不限于此，也可在后续形成源极/漏极 接触洞于层间介电层126中，且暴露出源极/漏极区后进行。
[0046] 之后，如图2所示，进行一平坦化制作工艺，例如一化学机械研磨（chemical mechanicalpolish,CMP)制作工艺或者一回蚀刻制作工艺，依序移除部分的层间介电层 126、部分的接触洞蚀刻停止层124、部分的间隙壁120,并完全移除盖层116,至暴露牺牲栅 极114,再利用底阻障层112作为保护层来移除牺牲栅极114,以分别形成第一栅极沟槽128 以及第二栅极沟槽130于第一区域10与第二区域20的层间介电层126中。值得注意的是， 由于栅极介电层110表面是被底阻障层112覆盖，所以栅极介电层110将不会被蚀刻或被 掏空。最后，选择性地全面性沉积一蚀刻停止层132顺向性覆盖第一栅极沟槽128以及第 二栅极沟槽130的底部及侧壁。其中，蚀刻停止层132的材料较佳与底阻障层112不同，例 如包括氮化钽（tantalumnitride,TaN),但不限于此。
[0047] 在另一实施例中，如图3所示，有别于图2的实施例中栅极介电层110是以「先栅 极介电层（high-kfirst)制作工艺」形成（即栅极介电层是在移除牺牲栅极114之前形 成）而具有「一型」剖面，图3的实施例中栅极介电层IlOA是以「后栅极介电层（high-k last)制作工艺」形成（即栅极介电层是在移除牺牲栅极114之后形成），因此栅极介电层 IlOA是具有「U型」剖面，在此实施例中，先前形成的第一堆叠结构以及第二堆叠结构可毋 须包含栅极介电层以及底阻障层，此外，移除牺牲栅极114至暴露介质层108后，可进一步 选择性移除介质层108,再形成栅极介电层IlOA与蚀刻停止层132。
[0048] 另一方面，前述两种实施例的第一源极/漏极区122A以及第二源极/漏极区122B 均也可通过离子植入或掺杂外延等方式形成源极/漏极掺杂区，且第一源极/漏极区122A 以及第二源极/漏极区122B的形状也可依后续形成的金属栅极结构下方通道所需的应力 而进行调整。半导体装置中的各元件可以依照不同设计而具有不同的实施态样，举例来说， 源极/漏极区可包含以选择性外延成长（selectiveepitaxialgrowth,SEG)形成的一外 延层，其中外延层可直接形成于半导体基底100上，如图3所示的第一源极/漏极区122C以 及第二源极/漏极区122D，或先形成凹槽于第一堆叠结构104/第二堆叠结构106的两侧， 再填入外延层于凹槽中，如图2所示的第一源极/漏极区122A以及第二源极/漏极区122B， 以提供应力于金属栅极结构下方的通道区。在本实施例中，当第一区域10是PMOS区域，第 二区域20是NMOS区域，第一区域10的第一源极/漏极区122A/122C的外延层可由硅化锗 (SiGe)组成以提供压缩应力至通道区，而第二区域20的第二源极/漏极区122B/122D的外 延层可由磷化硅（SiP)或碳化硅（SiC)组成以提供拉伸应力至通道区，但不以此为限。此 夕卜，可混合搭配干、湿蚀刻制作工艺以形成各种形状如桶形（边较直的形状）、六角形、多角 形的凹槽，在后续制作工艺中，形成于此类形状的凹槽中的外延层可具有六面体（hexagon， 又叫sigmaS)或八面体（octagon)的截面形状，并具有一大体上平坦的底面，以增加对通 道区所提供的应力。上述的实施方式仅为示例，本发明的金属栅极结构可以具有各种不同 实施态样，在此不一一赘述。以下实施例将以图2中所示的实施态样进行描述。
[0049] 如图4所示，进行原子层沉积（atomiclayerdeposition,ALD)制作工艺或其他 适合的沉积制作工艺以依序形成一结晶状（crystalline)P型功函数层例如：一未含娃的 P型功函数层134以及一非结晶状（amorphous)P型功函数层例如：一含娃的P型功函数层 136顺向性地覆盖层间介电层126以及第一栅极沟槽128与第二栅极沟槽130的底部及侧 壁，而形成一多层结构的P型功函数层138于第一栅极沟槽128与第二栅极沟槽130中的 栅极介电层110上。未含硅的P型功函数层134可选用功函数为4. 8eV?5. 2eV的金属材 料，如氮化钛（TiN)、氮化钽（TaN)或碳化钽（TaC)等，但不以此为限，且较佳不同于相邻的 蚀刻停止层132的材料或底阻障层112的材料。含硅的P型功函数层136的组成与未含硅 的P型功函数层134的组成相比，另包含硅原子，举例来说，当未含硅的P型功函数层包含 钛原子及氮原子时，含硅的P型功函数层将包含钛原子及氮原子，且另包含硅原子，其中含 硅的P型功函数层136的原子组成比中硅原子的百分比是介于6%至20%。此外，含硅的 P型功函数层136的一密度较佳是大于该未含硅的P型功函数层134的一密度。在本实施 例中，结晶状未含娃的P型功函数层134的材料包括氮化钛（titaniumnitride,TiN),其 密度为4. 6?5. 2克/立方厘米（g/cm3)，而非结晶状含硅的P型功函数层136的材料包括 娃掺杂的氮化钛（titaniumsiliconnitride,TiSiN)，其密度为4. 0?5. 4克/立方厘米 (g/cm3)。
[0050] 值得注意的是，形成未含硅的P型功函数层134的原子层沉积制作工艺包括提供 钛前驱物（precursor)以及氮前驱物至半导体基底100以形成氮化钛（TiN)层；而形成含 硅的P型功函数层136的原子层沉积制作工艺则包括先同时提供钛前驱物（precursor)以 及氮前驱物至半导体基底100后，再提供硅前驱物至半导体基底100,也就是说，先形成一 氮化钛层后，再加入硅原子与氮化钛层反应形成硅氮键（Si-N)，使原先具有规则结晶界面 (grainboundary)的氮化钛（TiN)层转化成未具有规则结晶界面的娃氮化钛（TiSiN)层。 在另一实施例中，形成含硅的P型功函数层136的原子层沉积制作工艺的前驱物的提供顺 序也可调整为先提供钛前驱物后，再提供氮前驱物以及硅前驱物，也就是说，先形成一钛金 属层后，再使后形成的硅氮键（Si-N)与钛金属层反应，而形成硅氮化钛（TiSiN)层。此 夕卜，在进行提供前驱物的吸附（adsorption)制作工艺之间，也可进行提供洁净气体的洁净 (purge)制作工艺。另外，上述制作工艺可另包括加热以及/或等离子体制作工艺，以提高 反应效率。在本实施例中，钛前驱物包含四氯化钛（titaniumtetrachloride,TiCl4)，氮前 驱物包含氨（ammonia，NH3)，且硅前驱物包含硅烷（silane，SiH4)，但不以此为限。
[0051] 形成含硅的P型功函数层136的方法不以上述为限，在其他实施例中，可包括下 列步骤。首先，进行一沉积制作工艺形成一氮化钛（TiN)层，接着，进行一物理气相沉积 (physicalvapordeposition,PVD)制作工艺形成一娃层覆盖氮化钛层，最后，进行一热处 理制作工艺，使硅原子扩散至氮化钛层中，而形成硅氮化钛（TiSiN)层。
[0052] 另外，本发明不限于以不同制作工艺分开形成未含硅的P型功函数层134以及含 硅的P型功函数层136,在一实施例中，可先形成具有一厚度相近多层结构的P型功函数层 138的预定厚度的未含硅的P型功函数层例如：氮化钛（TiN)层后，再通入硅原子与此未含 硅的P型功函数层反应，令部分未含硅的P型功函数层转变成含硅的P型功函数层，以在相 同反应腔室中同时，亦即进行同位（in-situ)反应，完成所需的未含硅的P型功函数层134 以及含硅的P型功函数层136。
[0053] 此外，多层结构的P型功函数层138不以包含单层结晶状未含硅的P型功函数层 134以及单层非结晶状含硅的P型功函数层136为限，也可交替进行上述未含硅的P型功函 数层134的制作工艺以及含硅的P型功函数层136的制作工艺，使多层结构的P型功函数 层由数个未含硅的P型功函数层以及数个含硅的P型功函数层的堆叠层共同组成，其中未 含硅的P型功函数层以及含硅的P型功函数层，亦即结晶状P型功函数层以及非结晶状P 型功函数层，的个数以及排列顺序可依制作工艺需求进行调整。值得注意的是，多层结构的 P型功函数层的最上层较佳是非结晶状P型功函数层例如：含硅的P型功函数层，而最下层 则可以是结晶状P型功函数层例如：未含硅的P型功函数层或是非结晶状P型功函数层例 如：含硅的P型功函数层。在一实施例中，一非结晶状P型功函数层可另形成于一结晶状P 型功函数层之前，也就是说，先形成一非结晶状含硅的第一P型功函数层，再依序形成一结 晶状未含硅的第二P型功函数层以及一非结晶状含硅的第三P型功函数层堆叠于第一P型 功函数层上。
[0054] 如图5所示，进行一光光刻制作工艺，于半导体基底100上形成一具有单层或多层 结构的图案化光致抗蚀剂层140。其中，图案化光致抗蚀剂层140可以暴露出位于第二区域 20内的多层结构的P型功函数层138。随后，进行一蚀刻制作工艺，利用一合适的蚀刻剂移 除未被图案化光致抗蚀剂层140保护的多层结构的P型功函数层138,以暴露出于第二栅 极沟槽130内的蚀刻停止层132。在移除多层结构的P型功函数层138时，蚀刻停止层132 可用于避免其下方的底阻障层112与栅极介电层110被移除。
[0055] 在另一实施例中，如图6所示，将图案化光致抗蚀剂层140A仅形成于第一栅极沟 槽128内，且使其表面略低于第一栅极沟槽128的开口，而未覆盖第一栅极沟槽128两侧的 层间介电层126,由此进行后续的蚀刻制作工艺时，除了第二区域20的多层结构的P型功函 数层138会被蚀刻去除之外，第一栅极沟槽128开口周围的多层结构的P型功函数层138 也将被削薄或去除，暴露出第一栅极沟槽128开口处的侧壁，以扩大第一栅极沟槽128的开 口，改善后续形成的导电金属层对第一栅极沟槽128的填入效果。
[0056] 如图7所示，去除图案化光致抗蚀剂层140后，进行一沉积制作工艺例如：化学气 相沉积（chemicalvapordeposition,CVD)制作工艺或物理气相沉积（physicalvapor exposition，PVD)制作工艺以全面性形成一N型功函数层142于半导体基底100上，且第 一区域10中N型功函数层142将覆盖多层结构的P型功函数层138。N型功函数层142可 选用功函数为3. 9电子伏特（eV)?4. 3eV的金属材料，如铝化钛（TiAl)、铝化锆（ZrAl)、 铝化钨（WA1)、铝化钽（TaAl)或铝化铪（HfAl)等，但不以此为限。N型功函数层142可为 一单层结构或一复合层结构。在本实施例中，N型功函数层142可为铝化钛（TiAl)层。
[0057] 如图8所示，形成一导电金属层146于N型功函数层142上，使导电金属层146 填满第一栅极沟槽128与第二栅极沟槽130,且在形成导电金属层146之前可选择性形成 一顶阻障层144。顶阻障层144的材料可包含氮化钛（TiN)或氮化钽（TaN)，但不限于此。 顶阻障层144的设置可用于增进导电金属层146在栅极沟槽内的附着及/或填隙能力，也 可用于防止导电金属层146内的金属原子产生电扩散或热扩散现象，而穿入下方的功函数 层中。导电金属层146的材料可选择具有优良填充能力与较低阻值的金属或金属氧化物， 例如：铜（copper，Cu)、·! (aluminum,A1)、鹤（tungsten,W)、钛错合金（TiAl)、氧化错钛 (titaniumaluminumoxide,TiAlO)、钴鹤憐化物（cobalttungstenphosphide，CoWP)等 低电阻材料或其组合，但不以此为限。
[0058] 如图9所示，进行一平坦化制作工艺，例如一化学机械研磨（chemicalmechanical polish，CMP)制作工艺或者一回蚀刻制作工艺，移除第一栅极沟槽128与第二栅极沟槽130 之外的导电金属层146、顶阻障层144、N型功函数层142、多层结构的P型功函数层138以 及蚀刻停止层132,至暴露出层间介电层126。至此，完成位于第一区域10的第一金属栅极 结构148以及位于第二区域20的第二金属栅极结构150。
[0059] 本发明也提供一种具有多层结构的P型功函数层的金属栅极结构。请参考图10。 图10绘示了本发明的一较佳实施例的金属栅极结构的示意图。如图10所示，一金属栅极 结构202设置于一半导体基底200上，且较佳是设置于半导体基底200中预订形成PMOS的 区域，另外，半导体基底200包含有多个浅沟槽隔离（shallowtrenchisolation,STI)201， 以提供电性隔绝效果。金属栅极结构202包含一介质层204、一栅极介电层206、一底阻障层 208、一蚀刻停止层210、一多层结构的P型功函数层212、一N型功函数层214、一顶阻障层 216以及一导电金属层218依序设置于半导体基底200上。金属栅极结构202另包含轻掺 杂漏极220以及源极/漏极区224,其中源极/漏极区224可包含外延层以提供应力至金属 栅极结构202下方的通道区，且一金属硅化物层226可选择性设置于源极/漏极区224上 以降低后续形成的接触插栓与源极/漏极区224之间的电阻。此外，金属栅极结构202是 被间隙壁222、接触洞蚀刻停止层228以及层间介电层230共同环绕。
[0060] 值得注意的是，多层结构的P型功函数层212是由至少一结晶状（crystalline)P 型功函数层以及至少一非结晶状（amorphous#型功函数层共同组成，例如：至少一结晶状 未含硅的P型功函数层212A以及至少一非结晶状含硅的P型功函数层212B共同组成，且含 硅的P型功函数层212B的一原子组成比中硅原子的百分比是介于6%至20%。在本实施例 中，结晶状未含娃的P型功函数层212A的材料包含氮化钛（titaniumnitride,TiN),而非 结晶含娃的P型功函数层212B的材料包含娃掺杂的氮化钛（titaniumsiliconnitride, TiSiN)。未含硅的P型功函数层212A是一结晶状（crystalline)P型功函数层，其具有规 则的结晶界面所形成的栅状通道，而含硅的P型功函数层212B是一非结晶状（amorphous)P 型功函数层，通过硅原子的加入，使含硅的P型功函数层212B未具有规则的结晶界面，而不 具有栅状通道，因此，当后段热处理制作工艺造成N型功函数层214的金属原子例如：铝原 子欲向下移动至多层结构的P型功函数层212中时，金属原子将无法顺利穿过含硅的P型 功函数层212B，也就是说，非结晶状P型功函数层可阻挡金属原子，而有效避免非预期的金 属原子的扩散现象。为达到上述效果，非结晶状P型功函数层（亦即含硅的P型功函数层 212B)的一厚度与多层结构的P型功函数层212的一厚度的比例较佳是实质上大于1/10。 在本实施例中，含娃的P型功函数层212B的厚度可介于10至70埃（Angstroms，* )，而多 层结构的P型功函数层212的一厚度介于30至100埃，也就是说，含硅的P型功函数层212B 的厚度不限定大于、等于或小于未含硅的P型功函数层212A的一厚度，但至少需实质上大 于多层结构的P型功函数层212的总厚度的1/10,此外，较佳是设置至少一非结晶状含硅的 P型功函数层212B相邻N型功函数层214,使结晶状未含硅的P型功函数层212A较佳是未 直接接触N型功函数层214。
[0061] 多层结构的P型功函数层不以单一未含硅的P型功函数层以及单一含硅的P型功 函数层所形成的双层结构为限，在其他实施例中，多层结构的P型功函数层也可是未含硅 的P型功函数层-含硅的P型功函数，或含硅的P型功函数层-未含硅的P型功函数层-含 硅的P型功函数层依序堆叠或是重复依序堆叠设置于半导体基底上。也就是说，多层结构 的P型功函数层可由结晶状P型功函数层-非结晶状P型功函数，或非结晶状P型功函 数-结晶状P型功函数层-非结晶状P型功函数依序堆叠或是重复依序堆叠而成。
[0062] 综上所述，本发明多层结构的P型功函数层中是将非结晶状含硅的P型功函数层 设置于结晶状未含硅的P型功函数层上方，由于含硅的P型功函数层未具有规则的结晶界 面（grainboundary),因此非结晶状含娃的P型功函数层可用于有效阻挡来自N型功函数 层或导电金属层的金属原子在后续热处理制作工艺进行时扩散至P型功函数层中，以避免 金属栅极的功函数值的偏移，使半导体装置具有预期的电性表现。
[0063]以上所述仅为本发明的较佳实施例，凡依本发明权利要求所做的均等变化与修 饰，皆应属本发明的涵盖范围。
【权利要求】
1. 一种金属栅极结构，包括： 栅极介电层，设置于一半导体基底上； 多层结构的P型功函数层，设置于该栅极介电层上，其中该多层结构的P型功函数层包 括至少一结晶状（arstalline)P型功函数层W及至少一非结晶状（amo巧hous)P型功函数 层；W及 导电金属层，设置于该多层结构的P型功函数层上。
2. 如权利要求1所述的金属栅极结构，另包括一 N型功函数层，设置于该多层结构的P 型功函数层与该导电金属层之间，且该N型功函数层的材料包括铅（aluminum, A1)。
3. 如权利要求1所述的金属栅极结构，其中该结晶状P型功函数层包括一未含娃的P 型功函数层，且该非结晶状P型功函数层包括一含娃的P型功函数层。
4. 如权利要求3所述的金属栅极结构，其中该含娃的P型功函数层的一密度大于该未 含娃的P型功函数层的一密度。
5. 如权利要求3所述的金属栅极结构，其中该含娃的P型功函数层的一原子组成比中 娃原子的百分比介于6 %至20%。
6. 如权利要求3所述的金属栅极结构，其中该含娃的P型功函数层的一厚度与该多层 结构的P型功函数层的一厚度的比例实质上大于1/10。
7. 如权利要求3所述的金属栅极结构，其中该含娃的P型功函数层的一厚度介于10至 70埃（Angstroms, A )，且该多层结构的P型功函数层的一厚度介于30至100埃。
8. 如权利要求1所述的金属栅极结构，其中该非结晶状P型功函数层的一厚度与该多 层结构的P型功函数层的一厚度的比例实质上大于1/10。
9. 如权利要求1所述的金属栅极结构，其中该结晶状P型功函数层的材料包括氮化铁 (titanium nitride, TiN)，该非结晶状P型功函数层的材料包括娃惨杂的氮化铁（titanium silicon nitride, TiSiN)。
10. 如权利要求1所述的金属栅极结构，另包括一底阻障层，设置于该栅极介电层与该 多层结构的P型功函数层之间。
11. 一种金属栅极结构的制作方法，包括： 形成一层间介电层于一半导体基底上； 形成一栅极沟槽于该层间介电层中； 形成一栅极介电层于该栅极沟槽中； 形成一多层结构的P型功函数层于该栅极介电层上，其中形成该多层结构的P型功函 数层的方法至少包括在形成一结晶状P型功函数层后，形成一非结晶状P型功函数层；W及 形成一导电金属层填满该栅极沟槽。
12. 如权利要求11所述的金属栅极结构的制作方法，其中形成该非结晶状P型功函数 层的方法包括进行一原子层沉积（atomic layer deposition, ALD)制作工艺。
13. 如权利要求12所述的金属栅极结构的制作方法，其中该原子层沉积制作工艺包括 先提供铁前驱物（precursor) W及氮前驱物后，再提供娃前驱物。
14. 如权利要求12所述的金属栅极结构的制作方法，其中该原子层沉积制作工艺包括 先提供铁前驱物（precursor)后，再提供氮前驱物W及娃前驱物。
15. 如权利要求11所述的金属栅极结构的制作方法，其中形成该非结晶状P型功函数 层的方法包括： 形成一氮化铁层； 形成一娃层覆盖该氮化铁层；W及 进行一热处理制作工艺。
16. 如权利要求11所述的金属栅极结构的制作方法，另包括： 在形成该多层结构的P型功函数层之前，形成一底阻障层于该栅极介电层上。
17. 如权利要求11所述的金属栅极结构的制作方法，另包括： 在形成该结晶状的P型功函数层之前，形成一非结晶状的第一 P型功函数层。
18. 如权利要求11所述的金属栅极结构的制作方法，另包括： 形成一 N型功函数层于该多层结构的P型功函数层上。
19. 如权利要求11所述的金属栅极结构的制作方法，其中形成该结晶状P型功函数层 包括形成一未含娃的P型功函数层，且形成该非结晶状P型功函数层包括形成一含娃的P 型功函数层。
20. 如权利要求11所述的金属栅极结构的制作方法，其中该非结晶状P型功函数层包 括一含娃的P型功函数层，且该含娃的P型功函数层的原子组成比中娃原子的百分比介于 6%至 20%。
【文档编号】H01L21/28GK104425575SQ201310395528
【公开日】2015年3月18日 申请日期:2013年9月3日 优先权日:2013年9月3日
【发明者】郑存闵, 何念葶, 陈健豪, 张净云, 黄信富, 蔡旻錞, 孙启原, 许启茂 申请人:联华电子股份有限公司