半导体器件及其制造方法
半导体器件及其制造方法
【专利摘要】本发明涉及一种半导体器件及其制造方法。第一MOSFET形成在芯片的第一区域中，且第二MOSFET形成在其第二区域中。第一源极端子和第一栅极端子形成在第一区域中。在第二区域中，第二源极端子和第二栅极端子被布置为在基本上平行于第一源极端子和第一栅极端子对齐的方向上对齐。温度检测二极管被布置在第一源极端子和第二源极端子之间。温度检测二极管的第一端子和第二端子在基本上平行于第一源极端子和第一栅极端子对齐的方向的第一方向上或基本上与其垂直的第二方向上对齐。
【专利说明】半导体器件及其制造方法
[0001]相关申请交叉引用
[0002]于2012年9月10日提交的日本专利申请N0.2012-198568的公开内容，包括说明书、附图以及摘要，通过引用整体并入本文。
【技术领域】
[0003]本发明涉及一种半导体器件及其制造方法，以及涉及一种具有垂直晶体管结构的半导体器件以及制造该半导体器件的方法。
【背景技术】
[0004]近年来，高容量且小尺寸的Li离子(锂离子)电池已经用于包括手机和笔记本PC的各种产品。虽然Li离子电池具有高性能，但是由于过充电、过放电、短路等而造成的发热和劣化可能会在其中发生，且取决于情况会出现诸如爆炸的问题。需要保护电路以便安全地使用Li离子电池。因此，在电池组中，提供保护电路衬底，该保护电路衬底监测过充电、过放电、过电流、异常发热等，并控制充电和放电。
[0005]保护电路衬底具有MOSFET (金属-氧化物-半导体场效应晶体管)、电阻器、温度检测元件以及控制1C。MOSFET打开/关闭充电路径和放电路径。作为M0SFET，例如使用双向M0SFET，其中具有公共漏电极的两个FET形成在一个芯片中。电阻器检测充电和放电电流。温度检测元件检测MOSFET和保护电路衬底的温度，且例如利用热敏电阻器等作为温度检测元件。控制1C处理来自这些元件的信息并控制MOSFET。
[0006]随着手机和笔记本PC的小型化发展和价格的降低，对于保护电路衬底来说也需要尺寸的降低、厚度的减小以及价格的降低。在这种情况下，提出一种将温度检测元件安装到MOSFET上的技术。在日本专利特开N0.2004-31980 (专利文献1)中，温度检测元件被提供在形成了功率MOSFET的区域上方具有最高温度的有源区上方与源极焊盘邻近的位置。这种温度检测元件耦合至同一芯片中的控制电路形成区，且不能从外部提取检测信号。
[0007]日本专利特开N0.2007-95848 (专利文献2)描述了一种技术，其中提供分别耦合至两个输出M0SFET的栅极的两个双极晶体管，且其中通过检测相应的双极晶体管的漏电流来检测输出MOSFET的过热状态。
【发明内容】
[0008]在专利文献2中，因为双极晶体管都耦合至输出MOSFET的栅极，因此增加耦合至栅极的电容。由于这个原因，因此存在输出MOSFET受双极晶体管的影响且其操作速度变慢的可能性。
[0009]本说明书和附图的描述将使其他问题和新的特征变得清楚。
[0010]根据一个实施例，在半导体器件中，在形成在芯片的第一区域中的第一 MOSFET的第一源极端子和形成在芯片的第二区域中的第二 MOSFET的第二源极端子之间布置有温度检测二极管。温度检测二极管的第一端子和第二端子对齐的方向是基本上平行于第一MOSFET的第一源极端子和第一栅极端子对齐的方向的第一方向，或是基本上与其垂直的第
二方向。
[0011]根据本实施例，变得能够在不影响MOSFET的操作的情况下执行温度检测。
【专利附图】
【附图说明】
[0012]图1是示出根据第一实施例的半导体器件的构造的电路图；
[0013]图2是示出图1中所示的半导体器件的表面布局的示意图；
[0014]图3是沿图2中所示的线II1-1II截取的半导体器件的截面图；
[0015]图4是沿图2中所示的线IV-1V截取的半导体器件的截面图；
[0016]图5是示出用于图2中所示的半导体器件的温度检测二极管的构造的示意图；
[0017]图6是图5中所示的温度检测二极管的局部放大截面图；
[0018]图7是示出用于图2中所示的半导体器件的双向齐纳二极管的构造的示意图；
[0019]图8A是说明制造根据第一实施例的半导体器件的方法的制造工艺截面图；
[0020]图8B是说明制造根据第一实施例的半导体器件的方法的制造工艺截面图；
[0021]图8C是说明制造根据第一实施例的半导体器件的方法的制造工艺截面图；
[0022]图8D是说明制造根据第一实施例的半导体器件的方法的制造工艺截面图；
[0023]图8E是说明制造根据第一实施例的半导体器件的方法的制造工艺截面图；
[0024]图8F是说明制造根据第一实施例的半导体器件的方法的制造工艺截面图；
[0025]图8G是说明制造根据第一实施例的半导体器件的方法的制造工艺截面图；
[0026]图9是示出使用根据第一实施例的半导体器件的电池保护电路的构造的电路图；
[0027]图10是示出使用根据第一实施例的半导体器件的电池保护电路安装在衬底上的状态的示意图；
[0028]图11是示出使用根据第一实施例的半导体器件的电池保护电路安装在衬底上的状态的示意图；
[0029]图12是用于根据第二实施例的半导体器件的温度检测二极管的局部放大截面图；
[0030]图13A是根据第二实施例的半导体器件的制造工艺截面图；
[0031]图13B是根据第二实施例的半导体器件的制造工艺截面图；
[0032]图13C是根据第二实施例的半导体器件的制造工艺截面图；
[0033]图13D是根据第二实施例的半导体器件的制造工艺截面图；
[0034]图13E是根据第二实施例的半导体器件的制造工艺截面图；
[0035]图13F是根据第二实施例的半导体器件的制造工艺截面图；
[0036]图13G是根据第二实施例的半导体器件的制造工艺截面图；
[0037]图13H是根据第二实施例的半导体器件的制造工艺截面图；
[0038]图131是根据第二实施例的半导体器件的制造工艺截面图；
[0039]图14是用于根据第三实施例的半导体器件的温度检测二极管的局部放大截面图；
[0040]图15A是根据第三实施例的半导体器件的制造工艺截面图；
[0041]图15B是根据第三实施例的半导体器件的制造工艺截面图；[0042]图15C是根据第三实施例的半导体器件的制造工艺截面图；
[0043]图1?是根据第三实施例的半导体器件的制造工艺截面图；
[0044]图15E是根据第三实施例的半导体器件的制造工艺截面图；
[0045]图15F是根据第三实施例的半导体器件的制造工艺截面图；
[0046]图15G是根据第三实施例的半导体器件的制造工艺截面图；
[0047]图15H是根据第三实施例的半导体器件的制造工艺截面图；
[0048]图151是根据第三实施例的半导体器件的制造工艺截面图；
[0049]图16是示出根据第四实施例的半导体器件的构造的电路图；
[0050]图17是示出图16中所示的半导体器件的表面布局的示意图；
[0051]图18是沿图17中所示的线XVII1-XVIII截取的半导体器件的截面图；
[0052]图19是沿图17中所示的线XIX-XIX截取的半导体器件的截面图；
[0053]图20是示出用于图17中所示的半导体器件的保护二极管的构造的示意图；
[0054]图21是示出根据第五实施例的半导体器件的构造的电路图；
[0055]图22是示出图21中所示的半导体器件的表面布局的示意图；
[0056]图23是沿图22中所示的线XXII1-XXIII截取的半导体器件的截面图；
[0057]图24是沿图22中所示的线XXIV-XXIV截取的半导体器件的截面图；
[0058]图25是沿图22中所示的线XXV-XXV截取的半导体器件的截面图；
[0059]图26是示出根据第六实施例的半导体器件的表面布局的示意图；
[0060]图27是沿图26中所示的线XXVI1-XXVII截取的半导体器件的截面图；
[0061]图28是沿图26中所示的线XXVII1-XXVIII截取的半导体器件的截面图；
[0062]图29是沿图26中所示的线XXIX-XXIX截取的半导体器件的截面图；
[0063]图30是示出根据第七实施例的半导体器件的表面布局的示意图；以及
[0064]图31是示出根据第八实施例的半导体器件的表面布局的示意图。
【具体实施方式】
[0065]本实施例涉及一种半导体器件以及制造该半导体器件的方法，并且例如涉及一种半导体器件以及制造该半导体器件的方法，该半导体器件具有在其中具有公共漏电极的两个MOSFET形成在一个芯片中的Li离子电池的充电和放电控制M0SFET，或具有类似的垂直晶体管结构。
[0066]根据本实施例的半导体器件例如是具有在芯片上方提供的焊盘的CSP (芯片尺寸封装)型M0SFET，并且倒装芯片安装。温度检测二极管并入MOSFET中，且能够实现在其上安装MOSFET的保护电路衬底的成本降低、尺寸减小以及厚度降低。
[0067]此外，考虑到半导体器件中的温度检测二极管的端子布置、元件布置以及元件结构，提供最合适的布局以便解决增加芯片尺寸的问题。因此，变得能够精确地检测MOSFET的发热，同时能够实现保护电路衬底的成本降低、尺寸降低和厚度降低以及由此较小且更安全的电池组。以下将解释本实施例的具体构造。
[0068]第一实施例
[0069]将参考【专利附图】
【附图说明】根据第一实施例的半导体器件。在以下附图中，为相同的部件赋予相同的附图标记，且适当省略其说明。图1是示出根据第一实施例的半导体器件1的构造的电路图。如图1中所示，半导体器件1具备两个N沟道型MOSFET (以下称为M0S1和M0S2)、齐纳二极管2和3以及温度检测二极管4。
[0070]漏极公共地耦合至M0S1和M0S2J0S1的源极耦合至源极端子S1，且其栅极耦合至栅极端子Gl。M0S2的源极耦合至源极端子S2，且其栅极耦合至栅极端子G2。注意到M0S1和M0S2可以是P沟道型MOSFET。
[0071]在第一实施例中，温度检测二极管4具有多个二极管元件已经串联耦合的构造。虽然在图1中所示的示例中温度检测二极管4包括四级二极管元件，但是能够取决于外部应用选择适当的级数。温度检测二极管4的正极耦合至正极端子T1 (第一端子)，且其负极耦合至负极端子T2 (第二端子)。温度检测二极管4没有耦合至半导体器件1中的M0S1和M0S2中的任何一个。因此，变得能够在不影响第一实施例中的MOSFET的操作的情况下执行温度检测。
[0072]用于栅极保护的双向齐纳二极管2和3分别被提供在M0S1和M0S2的栅极和源极之间。注意到，虽然双向齐纳二极管2和3在图1中所示的示例中分别包括一级二极管元件，但是在某些情况下，根据要被保护的MOSFET的耐压可以连接多级二极管元件。注意到，可以不提供双向齐纳二极管。
[0073]在图2中示出根据第一实施例的半导体器件1的芯片表面布局。如图2中所示，芯片被分成第一区域10和第二区域20。在图2中，通过虚线示出第一区域10和第二区域20的边界线。M0S1形成在第一区域10中，且M0S2形成在第二区域20中。已经耦合至M0S1的源极端子S1和栅极端子G1被布置在第一区域10中。已经耦合至M0S2的源极端子S2和栅极端子G2被布置在第二区域20中。源极端子S1和栅极端子G1对齐的方向以及源极端子S2和栅极端子G2对齐的方向基本上彼此平行。此处，源极端子S1和栅极端子G1对齐的方向以及源极端子S2和栅极端子G2对齐的方向被定义为Y方向(第一方向)。
[0074]源极端子S1和源极端子S2被布置为彼此面对，同时将第一区域10和第二区域20的边界夹在其间。栅极端子G1和栅极端子G2被布置为彼此面对，同时将第一区域10和第二区域20的边界夹在其间。源极端子S1和源极端子S2对齐的方向以及栅极端子G1和栅极端子G2对齐的方向基本上彼此平行。此处，源极端子S1和源极端子S2对齐的方向以及栅极端子G1和栅极端子G2对齐的方向被定义为X方向(第二方向)。温度检测二极管4被布置在源极端子S1和源极端子S2之间。温度检测二极管4被布置在形成了 M0S1的第一区域10和形成了 M0S2的第二区域20之间。
[0075]温度检测二极管4的正极端子T1和负极端子T2被布置在第一区域10和第二区域20之间。正极端子T1和负极端子T2被布置为在Y方向(第一方向)上对齐。
[0076]正极端子T1被布置在源极端子S1和源极端子S2之间。S卩，源极端子S1、正极端子T1以及源极端子S2被布置为以此顺序在X方向(第二方向)上对齐。
[0077]正极端子T1被布置在穿过源极端子S1和源极端子S2的直线与第一区域10和第二区域20的边界线的交点处。源极端子S1和正极端子T1之间的距离，以及源极端子S2和正极端子T1之间的距离基本上彼此相等。温度检测二极管4被布置在正极端子T1的下部，以穿过源极端子S1和源极端子S2的直线与第一区域10和第二区域20的边界线的交点为中心。
[0078]负极端子T2被布置在栅极端子G1和栅极端子G2之间。S卩，栅极端子G1、负极端子T2以及栅极端子G2被布置为以此顺序在X方向(第二方向)上对齐。栅极端子G1和负极端子Τ2之间的距离以及栅极端子G2和负极端子Τ2之间的距离基本上彼此相等。
[0079]源极端子S1和栅极端子G1之间的距离、正极端子Τ1和负极端子Τ2之间的距离以及源极端子S2和栅极端子G2之间的距离基本上彼此相等。源极端子S1和S2、栅极端子G1和G2、正极端子Τ1以及负极端子Τ2分别通过焊料等固定在保护电路衬底上并连接。当通过加热熔化焊料致使连接时半导体器件的连接位置的偏差能够通过均衡端子的节距而被抑制。
[0080]M0S1的源极铝布线11被布局在第一区域10的表面上方，且M0S2的源极铝布线21被布局在第二区域20的表面上方。MOSFET的多个单元被布置在这些布线下方。栅极铝布线12被布置在源极铝布线11的外围，以便围绕源极铝布线11。栅极铝布线12通过引线13耦合至栅极端子G1。
[0081]栅极铝布线22被布置在源极铝布线21的外围，以便围绕源极铝布线21。栅极铝布线22通过引线23耦合至栅极端子G2。隔离布线30被布置在栅极铝布线12和栅极铝布线22的外围。隔离布线30是环形布线，也被称为EQR (等电势环)。通过将隔离布线30保持在漏电势，抑制耗尽层的扩展，使得耗尽层不会到达芯片的边缘，且能保持芯片边缘的耐压。
[0082]正极布线41形成在正极端子T1的下部，且负极布线42形成在负极端子T2的下部。拉伸负极布线42以使其围绕正极布线41的外围。图2中未示出的漏电极被提供在半导体器件1的背表面上。该漏电极由M0S1和M0S2共享。
[0083]此处，将参考图3和4说明半导体器件1的截面结构。图3是沿图2的线II1-1II截取的截面图，且图4是沿图2的线IV-1V截取的截面图。如图3中所示，半导体器件1还具有半导体衬底5、基区6、栅极沟槽7、漏电极8、层间绝缘膜31、接触32、保护绝缘膜33等
坐寸。
[0084]半导体衬底5例如是包括Si的N型半导体衬底。未示出的N型外延区形成在半导体衬底5处。半导体衬底5和外延区当作漏区。P型基区6和栅极沟槽7形成在半导体衬底5处。基区6当作沟道区。虽未示出，但是栅极沟槽7和源区都形成在基区6中。包括多晶硅等的栅电极以及未示出的栅绝缘膜形成在栅极沟槽7中。而且，层间绝缘膜等可形成在栅极沟槽7中。总的来说，垂直晶体管结构形成在已经形成了源极铝布线11和源极铝布线21的两个区域下方。
[0085]在M0S1和M0S2之间，经由绝缘膜40在半导体衬底5上方提供温度检测二极管4。此处，将参考图5和6说明温度检测二极管4的结构。图5是从顶表面观察温度检测二极管4时的不意图，且图6是图5的局部放大截面图。
[0086]如图5中所示，温度检测二极管4具有已经同心布置包括了 P型多晶硅43和N型多晶硅44并构成多个PN结的连接结构的构造。如图6中所示，接触金属47分别被提供在相邻的连接结构之间。在PN结之间的NP结部中形成接触金属47消除了 NP结，且由此双向二极管转变成多级二极管行。
[0087]在提供在中心的P型多晶硅43上提供多个正极接触45。如图3中所示，正极布线41和正极端子T1被提供在正极接触45的上层。正极端子T1和P型多晶硅43经由正极接触45和正极布线41彼此连接。[0088]在提供在最外围的N型多晶硅44上提供多个负极接触46。如图3和4中所示，负极布线42被提供在负极接触46的上层，且负极端子T2被提供在负极布线42的上层。负极端子T2和N型多晶硅44经由负极接触46和负极布线42彼此耦合。即，温度检测二极管4同心构造，以作为第一端子的正极端子T1作为中心。
[0089]参考图3，层间绝缘膜31被提供在半导体衬底5和温度检测二极管4上方，以便覆盖它们。在层间绝缘膜31上方，提供了包括上述源极铝布线11、栅极铝布线12、源极铝布线21、栅极铝布线22、隔离布线30、正极布线41以及负极布线42的布线层。源极铝布线
11、栅极铝布线12、源极铝布线21、栅极铝布线22以及隔离布线30分别经由提供在层间绝缘膜31中的接触32耦合至下层中的基区6、栅极沟槽7等。
[0090]参考图4，双向齐纳二极管2和3分别形成在栅极端子G1和G2的下部。此处，将参考图7说明双向齐纳二极管2和3的构造。图7是示出双向齐纳二极管2和3的构造的示意图。注意到，因为双向齐纳二极管2和3的构造彼此相同，因此将在此处仅说明双向齐纳二极管2的构造。
[0091]双向齐纳二极管2经由绝缘膜40形成在半导体衬底5上。参考图7，双向齐纳二极管2具有已经交替并同心地形成了 P型多晶硅25和N型多晶硅26的构造。多个接触27被提供在位于中心的P型多晶硅25处。提供在中心的P型多晶硅25经由接触27耦合至栅极铝布线12。多个接触28被提供在位于最外围的P型多晶硅25上。提供在最外围的P型多晶硅25经由接触28耦合至源极铝布线11。
[0092]保护绝缘膜33被提供在布线层上，以便将布线层覆盖。源极端子S1形成在源极铝布线11上方，且源极端子S2形成在源极铝布线21上方。此外，正极端子T1形成在正极布线41上方，且负极端子T2形成在负极布线42上方。栅极端子G1形成在引线13上方，且栅极端子G2形成在引线23上方。源极端子S1和S2、栅极端子G1和G2、正极端子T1以及负极端子T2从保护绝缘膜33中暴露。
[0093]漏电极8被提供在半导体衬底5的背表面侧上。在具有当前构造的半导体器件中，当电流从源极端子S1朝向源极端子S2流动时，在从源极端子S1经由背表面的漏电极8至源极端子S2的方向上形成电流路径，如图3的箭头所示。注意到，垂直晶体管结构可具有任意构造，只要其是电流在经由芯片表面的源极铝布线11、背表面的漏电极8以及芯片表面的源极铝布线21的方向上流动以便电流在半导体衬底5中垂直地流动的结构即可。此夕卜，上述构造是一个示例，且N型和P型可彼此相反。
[0094]如上所述，正极端子T1被布置在穿过源极端子S1和源极端子S2的直线与M0S1和M0S2的边界线的交点处，且以该交点为中心布局温度检测二极管4。流过MOSFET的电流从源极端子S1通过M0S1、漏电极8以及M0S2流至源极端子S2。此时，大量电流在连接源极端子S1和源极端子S2的最短路径的直线上流动。当异常电流流动时，电流在最短路径上达到峰值，且发热量变成最大。
[0095]如第一实施例中那样，温度检测二极管4被布置在源极端子S1和源极端子S2之间的电流达到峰值的位置处，且因此能在异常电流流动时更精确地检测温度上升。此外，能够通过在正极端子T1下方布置温度检测二极管4而使布线变得最短，且能扩展布置MOSFET元件的区域，即，源极铝布线区域。因为源极铝布线区域变成基本上等于有源区，所以该区域越大，则MOSFET所具有的导通电阻越低。因此，能在不增加尺寸的情况下增大有效单元面积。
[0096]此处，参考图8A至8G，将说明制造根据第一实施例的半导体器件的方法。图8A至8G是说明制造根据第一实施例的半导体器件的方法的制造工艺截面图。图8A至8G示出用于半导体器件1的温度检测二极管4的制造工艺。
[0097]首先，如图8A中所示，在诸如氧化膜的绝缘膜40形成在半导体衬底5上方之后，沉积多晶硅S。此后，注入硼并形成P型多晶硅PS (图8B)。在光刻抗蚀剂(未示出)形成在P型多晶硅PS上方之后，通过公知方法将P型多晶硅PS蚀刻成预定形状(图8C)。
[0098]此后，层间绝缘膜31a形成在P型多晶硅PS上方，且其上方形成光刻抗蚀剂PR。通过利用光刻抗蚀剂PR作为掩膜，在P型多晶硅PS的一部分中注入砷使P型多晶硅变成N型多晶硅。由此，形成其中P型多晶硅43和N型多晶硅44交替对齐的结构(图8D)。随后，在剥离光刻抗蚀剂PR之后，形成层间绝缘膜31b。层间绝缘膜31a和31b作为层间绝缘膜 31 (图 8E)。
[0099]在形成层间绝缘膜31b之后，利用未示出的光刻抗蚀剂执行蚀刻，且接触孔CT形成在P型多晶硅43和N型多晶硅44的边界中，以便切割PN结(图8F)。此时，进一步的接触孔CT也同时形成在作为正极接触45和负极接触46的位置处。随后，在执行阻挡金属的溅射之后，在接触孔CT中形成接触金属47、正极接触45以及负极接触46 (图8G)。注意至IJ，虽然在上述工艺中，相同的工艺被应用到图7中所示的双向齐纳二极管2和3的制造工艺，但仅在不同的位置进行形成。
[0100]如上所述，能够以与双向齐纳二极管2和3的制造工艺相同的工艺形成温度检测二极管4。总之，因为安装双向齐纳二极管2和3用于保护ESD (静电放电)，所以无需额外工艺，且能在不增加制造成本的情况下安装温度检测二极管4。此外，在本构造的温度检测二极管4中，通过由接触金属47短接NP结部而保持PN结部，来连续形成多个二极管。由此，因为多级连接的温度检测二极管4能够通过最短距离实现，因此能形成具有小面积的温度检测二极管4。
[0101]在图9中示出使用第一实施例的半导体器件的电池保护电路100的电路图。电池保护电路100被提供有半导体器件1、控制IC101以及电流检测电阻器102。使恒定电流从控制IC101中的恒流源103流至半导体器件1中的温度检测二极管4，且监视温度检测二极管4的正极和负极之间的电压VF。当半导体器件1发热时，VF由于温度检测二极管4的负温度系数而改变。控制IC101在VF达到预定电压时确定发生异常发热，控制IC101关断M0S1和M0S2，并中断电流。
[0102]在图10和11中示出图9中所示的电池保护电路100已经安装到衬底上的示例。图11是从侧面观察图10中所示的电池保护电路100时的示意图。半导体器件1、焊盘104和105、控制IC101以及电流检测电阻器102安装在衬底106上，如图10中所示。温度检测二极管4并入半导体器件1中，且其并未安装在衬底106上。如上所述，温度检测二极管4并入半导体器件1中，且因此能够减少部件的数量且能够减小其安装面积。
[0103]此外，漏电极8形成在半导体器件1的背表面侧上，且因此在半导体器件1安装在衬底106上时，漏电极8暴露在顶表面上。因此，当温度检测二极管4被布置在半导体器件1上时，需要布置绝缘片以便绝缘漏电极8。但是，在第一实施例中，因为温度检测二极管4并入半导体器件1中，因此无需绝缘片，且能够降低安装高度，如图11中所示。因此，能实现成本降低和厚度降低。
[0104]第二实施例
[0105]将参考图12说明根据第二实施例的半导体器件。图12是用于根据第二实施例的半导体器件的温度检测二极管4A的构造的局部放大截面图。如图12中所示，P型多晶硅43具有提供在N型多晶硅44侧的第一杂质浓度区43a，以及提供在接触金属47侧的第二杂质浓度区43b。第二杂质浓度区43b具有比第一杂质浓度区43a更高的杂质浓度。
[0106]如上所述，使与接触47接触的第二杂质浓度区43b的杂质浓度高于第一杂质浓度区43a，且因此能够获得与接触47充分的连接性。此外，因为能够与第一实施例相同的方式通过最短距离实现二极管的多级连接，因此能形成具有小面积的温度检测二极管4A。
[0107]在图13A至131中示出说明制造根据第二实施例的半导体器件的方法的制造工艺截面图。因为图13A至13C与图8A至8C相同，因此省略其说明。如图13D中所示，层间绝缘膜31a形成在P型多晶硅PS上方，且在层间绝缘膜31a上方，在作为第二杂质浓度区43b的区域中形成具有开口部的光刻抗蚀剂PR。通过利用该光刻抗蚀剂PR作为掩膜注入硼，且形成第二杂质浓度区43b。
[0108]此后，剥离光刻抗蚀剂PR (图13E)。随后，如图13F中所示，在层间绝缘膜31a上方，在作为N型多晶硅44的区域中形成具有开口部的另一光刻抗蚀剂PR，且对P型多晶硅PS的一部分注入砷使多晶硅变成N型。由此，形成了第二杂质浓度区43b、第一杂质浓度区43a以及N型多晶硅44依次对齐的结构(图13F)。随后，在剥离光刻抗蚀剂PR之后，形成层间绝缘膜31b。层间绝缘膜31a和31b作为层间绝缘膜31 (图13G)。
[0109]在形成层间绝缘膜31b之后，利用未示出的光刻抗蚀剂执行蚀刻，且在第二杂质浓度区43b和N型多晶硅44的边界处形成接触孔CT (图13H)。此时，进一步的接触孔CT也同时形成在用在最左侧的第二杂质浓度区43b和最右侧的N型多晶硅44中的位置处。注意到，虽然在上述工艺中，相同的工艺被应用到图7中所示的双向齐纳二极管2和3的制造工艺，但仅在不同的位置处进行形成。随后，在溅射阻挡金属之后，接触金属47形成在接触孔CT中(图131)。此外，也与此一起形成正极接触45和负极接触46。
[0110]如上所述，能够以与双向齐纳二极管2和3的制造工艺相同的工艺形成温度检测二极管4A。因此，能在不增加制造工艺的情况下将温度检测二极管4A安装在半导体器件1上。
[0111]第三实施例
[0112]将参考图14说明根据第三实施例的半导体器件。图14是用于根据第三实施例的半导体器件的温度检测二极管4B的构造的局部放大截面图。如图14中所示，P型多晶硅43和N型多晶硅44在横向上交替形成在绝缘膜40上方。P型多晶硅43和N型多晶硅44被层间绝缘膜31覆盖。
[0113]接触金属47形成在P型多晶硅43和N型多晶硅44的连接结构之间。在第三实施例中，与第一和第二实施例不同，接触金属47具有与P型多晶硅43和N型多晶硅44基本上相同的高度，并具有被层间绝缘膜31覆盖的结构。
[0114]如上所述，层间绝缘膜31被布置在接触金属47和形成包括源极铝布线11、源极铝布线21等的布线层的层之间。因此，能直接在温度检测二极管4B上方形成布线层，且实现更有效的布局。[0115]在图15A至151中示出说明制造根据第三实施例的半导体器件的方法的制造工艺截面图。因为图15A至1?与图8A至8D相同，因此省略其说明。在形成N型多晶硅44之后，剥离光刻抗蚀剂PR，且形成用于形成接触金属47的光刻抗蚀剂(未示出)。通过利用该光刻抗蚀剂作为掩膜执行蚀刻，且接触孔CT形成在P型多晶硅43和N型多晶硅44的连接结构之间。
[0116]此后，在灘射阻挡金属之后，接触金属47形成在接触孔CT中(图15F)。随后，形成层间绝缘膜31b以便覆盖接触金属47。层间绝缘膜31a和31b作为层间绝缘膜31 (图15G)。在形成层间绝缘膜31b之后，利用未示出的光刻抗蚀剂执行蚀刻，且进一步的接触孔CT形成在作为正极接触45和负极接触46的位置处(图15H)。随后，在溅射阻挡金属之后，正极接触45和负极接触46形成在接触孔CT中(图151)。
[0117]第四实施例
[0118]将参考图16说明根据第四实施例的半导体器件。图16是示出根据第四实施例的半导体器件1A的构造的电路图。在第四实施例中，与第一实施例的不同点在于提供保护二极管9。在第四实施例中，对与第一实施例相同的部件赋予相同的附图标记，且省略其说明。
[0119]如图16中所示，保护二极管9与温度检测二极管4并联地且在与温度检测二极管4相反的方向上耦合。根据第四实施例的半导体器件1A的表面布局在图17中示出。在图17中，通过虚线示出第一区域10和第二区域20的边界线。如图17中所示，正极端子T1被布置在连接源极端子 S1和源极端子S2的直线与M0S1和M0S2的边界线的交点处。温度检测二极管4被布置在正极端子T1下方，且以正极端子T1为中心。
[0120]此外，负极端子T2被布置在连接栅极端子G1和栅极端子G2的直线与M0S1和M0S2的边界线的交点处。保护二极管9被布置在负极端子T2下方。图18是沿图17中所示的XVII1-XVIII线截取的半导体器件1A的截面图。因为图18中所示的截面图与图3中所示的截面图相同，因此省略其说明。
[0121]图19是沿图17中所示的线XIX-XIX截取的半导体器件1A的截面图。如图19中所示，保护二极管9被布置在负极端子T2下方。保护二极管9经由绝缘膜40形成在半导体衬底5上方。保护二极管9的构造在图20中示出。图20是从顶表面观察保护二极管9时的不意图。如图20中所不，保护二极管9具有N型多晶娃91、P型多晶娃92、接触93以及接触94。
[0122]提供P型多晶硅92以便围绕N型多晶硅91的外围。N型多晶硅91和P型多晶硅92同心布置，且以负极端子T2的形成位置作为中心。接触93被提供在N型多晶硅91中。N型多晶硅91通过接触93耦合至负极布线42。
[0123]如图19中所示，P型多晶硅92经由接触94耦合至正极布线41。能够通过与双向齐纳二极管2和3以及温度检测二极管4相同的工艺同时形成保护二极管9。注意到，双向齐纳二极管2和3分别被提供在栅极端子G1和G2下方。这种构造与第一实施例中说明的构造相同。
[0124]如上所述，在第四实施例中，提供与温度检测二极管4在相反向上并联的保护二极管9。因此，即使在诸如ESD的电涌在相反方向上施加至温度检测二极管4时，也能通过保护二极管9吸收电涌，且能够防止温度检测二极管4的击穿。此外，在第四实施例中，保护二极管9同心地形成在温度检测二极管4的负极端子T2的下部，以负极端子T2的形成位置作为中心。如上所述，能在不随之增加芯片尺寸的情况下通过利用安装温度检测二极管4所需的区域来安装保护二极管9。因此能抑制成本增加。
[0125]第五实施例
[0126]将参考图21说明根据第五实施例的半导体器件。图21是示出根据第五实施例的半导体器件1B的构造的电路图。在第五实施例中，与第四实施例的不同点在于进一步加入两个源极端子。在第五实施例中，与上述实施例中相同的部件被赋予相同的附图标记，并省略其说明。
[0127]如图21中所示，M0S1的源极不仅耦合至源极端子S1，而且还耦合至源极端子S3。此外，M0S2的源极不仅耦合至源极端子S2，而且还耦合至源极端子S4。在第五实施例中，以与第四实施例相同的方式，保护二极管9与温度检测二极管4并联且在与温度检测二极管4相反的方向上耦合。注意到，可以不提供保护二极管9。
[0128]根据第四实施例的半导体器件1B的表面布局在图22中示出。如图22中所示，在第五实施例中，提供八个端子:源极端子S1、S2、S3和S4，栅极端子G1和G2，正极端子T1以及负极端子T2。在图22中，通过虚线示出第一区域10和第二区域20的边界线。源极端子S1和源极端子S2被布置为彼此面对，同时将第一区域10和第二区域20的边界线夹在中间。源极端子S3和源极端子S4被布置为彼此面对，同时将第一区域10和第二区域20的边界线夹在中间。栅极端子G1和栅极端子G2被布置为彼此面对，同时将第一区域10和第二区域20的边界线夹在中间。
[0129]在第一区域10中，栅极端子G1被布置在源极端子S1和源极端子S3之间。栅极端子G1和源极端子S1之间的距离，以及栅极端子G1和源极端子S3之间的距离基本上彼此相等。在第二区域20中，栅极端子G2被布置在源极端子S2和源极端子S4之间。栅极端子G2和源极端子S2之间的距离以及栅极端子G2和源极端子S4之间的距离基本上彼此相等。能够通过均衡端子的节距来抑制当通过加热熔化焊料形成连接时的位置偏差。
[0130]正极端子T1被布置在连接源极端子S1和源极端子S2的直线与M0S1和M0S2的边界线的交点处。温度检测二极管4被布置在正极端子T1下方，以正极端子T1作为中心。此外，负极端子T2被布置在连接源极端子S3和源极端子S4的直线与M0S1和M0S2的边界线的交点处。保护二极管9被布置在负极端子T2下方。
[0131]图23是沿图22中所示的线XXII1-XXIII截取的半导体器件1B的截面图。因为图23中所示的截面图与图3中所示的截面图相同，因此将省略其说明。图24是沿图22中所示的线XXIV-XXIV截取的半导体器件1B的截面图。在第五实施例中，没有端子被提供在栅极端子G1和G2之间。双向齐纳二极管2和3分别被提供在栅极端子G1和G2下方。这种构造与第一实施例中所述的构造相同。
[0132]图25是沿图22中所示的线XXV-XXV截取的半导体器件1B的截面图。如图25中所示，保护二极管9被布置在负极端子T2下方。保护二极管9通过绝缘膜40形成在半导体衬底5上方。与图20中所示相同的构造能够用作保护二极管9的构造。
[0133]在第五实施例中，多个源极端子分别被提供在M0S1和M0S2处，且增加了有效单元面积。因此，能实现低导通电阻。此外，因为温度检测二极管4和保护二极管9合并，所以能获得类似于上面的效果。
[0134]第六实施例[0135]将参考图26说明根据第六实施例的半导体器件。图26是示出根据第六实施例的半导体器件1C的表面布局。在第六实施例中，与第五实施例的不同点在于温度检测二极管4以分布式方式形成在正极端子T1和负极端子T2的下部。在第六实施例中，与上述实施例相同的部件被赋予相同的附图标记，且省略其说明。在图26中，通过虚线示出第一区域10和第二区域20的边界线。
[0136]如图26中所示，在第六实施例中，提供八个端子:源极端子S1、S2、S3和S4，栅极端子G1和G2，正极端子T1以及负极端子T2。这些端子的布置与图22中所示的第五实施例相同。
[0137]正极端子T1被布置在连接源极端子S1和源极端子S2的直线与M0S1和M0S2的边界线的交点处。作为温度检测二极管4的一部分的温度检测二极管4a被布置在正极端子T1下方，以正极端子T1作为中心。此外，负极端子T2被布置在连接源极端子S3和源极端子S4的直线与M0S1和M0S2的边界线的交点处。作为温度检测二极管4的另一部分的温度检测二极管4b被布置在负极端子T2下方，且与第五实施例不同，并未布置保护二极管9。
[0138]图27是沿图26中所示的线XXVI1-XXVII截取的半导体器件1C的截面图。图27中所示的截面图基本上与图3中所示的截面图相同。尽管在第一实施例中四级二极管被布置在正极端子T1下方，而在第六实施例中，布置了包括两级二极管的温度检测二极管4a。
[0139]图28是沿图26中所示的线XXVII1-XXVIII截取的半导体器件1C的截面图。在第六实施例中，在栅极端子G1和G2之间没有提供端子。双向齐纳二极管2和3分别被提供在栅极端子G1和G2下方。这种构造与第一实施例中说明的构造相同。
[0140]图29是沿图26中所示的线XXIX-XXIX截取的半导体器件1C的截面图。如图29中所示，包括两级二极管的温度检测二极管4b被布置在负极端子T2下方。在第六实施例中，二极管的两级分别被布置在正极端子T1和负极端子T2的下部，且二极管的这四个级构成温度检测二极管4。如上所述，温度检测二极管4以分布式方式形成在正极端子T1的下部和负极端子T2的下部，且因此能够减小温度检测二极管4的面积。
[0141]第七实施例
[0142]将参考图30说明根据第七实施例的半导体器件。图30是示出根据第七实施例的半导体器件1D的表面布局的示意图。在图30中，通过虚线示出第一区域10和第二区域20的边界线。如图30中所示，源极端子S1和栅极端子G2被布置为彼此面对，同时将第一区域10和第二区域20的边界线夹在中间。此外，栅极端子G1和源极端子S2被布置为彼此面对，同时将第一区域10和第二区域20的边界线夹在中间。即，源极端子S1和源极端子S2对角地布置，且栅极端子G1和栅极端子G2对角地布置。
[0143]在本实施例中，正极端子T1对应于第二端子，且负极端子T2对应于第一端子。正极端子T1和负极端子T2被布置为彼此面对，同时将第一区域10和第二区域20的边界线夹在中间。即，正极端子T1和负极端子T2对齐的方向是基本上垂直于源极端子S1和栅极端子G1对齐的Y方向并且基本上垂直于源极端子S2和栅极端子G2对齐的Y方向的X方向。
[0144]在第一区域10上方，负极端子T2被布置在源极端子S1和栅极端子G1之间。在第二区域20上方，正极端子T1被布置在源极端子S2和栅极端子G2之间。温度检测二极管4形成在穿过源极端子S1和源极端子S2的直线与第一区域10和第二区域20的边界线的交点上方。注意到，温度检测二极管4的构造与图5中所示构造相同。
[0145]在具有本构造的半导体器件1D中，电流路径形成在从源极端子S1经由背表面的漏电极8至源极端子S2的方向上。温度检测二极管4被布局在穿过在其中流过最大电流量的源极端子S1和源极端子S2的直线上方。因此，能在异常电流流动时更精确地检测温度上升。
[0146]第八实施例
[0147]将参考图31说明根据第八实施例的半导体器件。图31是示出根据第八实施例的半导体器件1E的表面布局的示意图。在图31中，通过虚线示出第一区域10和第二区域20的边界线。如图31中所示，在第八实施例中，提供八个端子:源极端子S1、S2、S3和S4，栅极端子G1和G2，正极端子T1以及负极端子T2。在本实施例中，正极端子T1对应于第二端子，且负极端子T2对应于第一端子。
[0148]在第一区域10中，布置了源极端子S1、负极端子T2、源极端子S3以及栅极端子G1以便以此顺序以基本上规则的间隔对齐。在第二区域20中，布置了源极端子S2、正极端子T1、源极端子S4以及栅极端子G2以便以此顺序以基本上规则的间隔对齐。源极端子S1和源极端子S2、负极端子T2和正极端子T1、源极端子S3和源极端子S4，以及栅极端子G1和栅极端子G2分别被布置为彼此面对，同时将第一区域10和第二区域20的边界夹在中间。
[0149]正极端子T1和负极端子T2对齐的方向是基本上垂直于源极端子S1和栅极端子G1对齐的Y方向并且基本上垂直于源极端子S2和栅极端子G2对齐的Y方向的X方向。温度检测二极管4被布置在穿过源极端子S1和源极端子S4的直线与穿过源极端子S3和源极端子S2的直线的交点下方。注意到，温度检测二极管4的构造与图5中所示的构造相同。而且在本实施例中，温度检测二极管4被布局在最大量电流流过的源极端子之间。因此，能在异常电流流动时更精确地检测温度升高。
[0150]在上文中，虽然已经基于实施例具体说明了本发明人提出的本发明，但是无庸置疑的是本发明不限于上述实施例，且在不脱离本发明主旨的情况下能够进行各种变型。例如，虽然已经在上述说明中说明了铝用作诸如源极线和栅极线的布线的材料，但是布线的材料不限于铝，而可以是诸如铜或包括铝和铜中一种的合金的其他材料。
[0151]虽然上述实施例的一部分或全部也能够被描述为以下附录，但是其不限于以下附录。
[0152](附录1)
[0153]一种半导体器件，包括:
[0154]芯片，该芯片包括形成在第一区域中的第一 MOSFET以及形成在第二区域中的第二 MOSFET ；
[0155]第一 MOSFET和第二 MOSFET的公共漏电极，该公共漏电极形成在芯片背表面上；
[0156]第一 MOSFET的第一源极端子和第一栅极端子，该第一源极端子和第一栅极端子形成在第一区域中的芯片表面上；
[0157]第二 MOSFET的第二源极端子和第二栅极端子，该第二源极端子和第二栅极端子形成在第二区域中的芯片表面处，且被布置为在基本上平行于第一源极端子和第一栅极端子对齐的方向上对齐；[0158]二极管，该二极管形成在第一源极端子和第二源极端子之间；以及
[0159]二极管的第一端子和第二端子，该第一端子和第二端子被布置为在基本上平行于第一源极端子和第一栅极端子对齐的方向的第一方向上对齐。
[0160](附录2)
[0161]根据附录1的半导体器件，
[0162]第一源极端子和第二源极端子被布置为彼此面对，同时将第一区域和第二区域的边界夹在中间；
[0163]第一栅极端子和第二栅极端子被布置为彼此面对，同时将第一区域和第二区域的边界夹在中间；
[0164]第一端子形成在第一源极端子和第二源极端子之间；
[0165]第二端子形成在第一栅极端子和第二栅极端子之间；并且
[0166]二极管被提供在第一端子下部。
[0167](附录3)
[0168]一种半导体器件，包括:
[0169]芯片，该芯片包括形成在第一区域中的第一 MOSFET以及形成在第二区域中的第二 MOSFET ；
[0170]第一 MOSFET和第二 MOSFET的公共漏电极，该公共漏电极形成在芯片背表面上；
[0171]第一 MOSFET的第一源极端子和第一栅极端子，该第一源极端子和第一栅极端子形成在第一区域中的芯片表面上；
[0172]第二 MOSFET的第二源极端子和第二栅极端子，该第二源极端子和第二栅极端子形成在第二区域中的芯片表面处，且被布置为在基本上平行于第一源极端子和第一栅极端子对齐的方向上对齐；
[0173]二极管，该二极管形成在第一源极端子和第二源极端子之间；以及
[0174]二极管的第一端子和第二端子，该第一端子和第二端子被布置为在基本上垂直于第一源极端子和第一栅极端子对齐的方向上对齐，
[0175]其中，第一端子被布置为夹在第一区域上方的第一源极端子和第一栅极端子之间；并且
[0176]其中，第二端子被布置为夹在第二区域上方的第二源极端子和第二栅极端子之间。
[0177](附录4)
[0178]根据附录3的半导体器件，
[0179]其中，第一源极端子和第二栅极端子被布置为彼此面对，同时将第一区域和第二区域的边界夹在中间，
[0180]其中，第一栅极端子和第二源极端子被布置为彼此面对，同时将第一区域和第二区域的边界夹在中间，并且
[0181]其中，二极管被布置在第一区域和第二区域之间。
【权利要求】
1.一种半导体器件，包括:芯片，所述芯片包括形成在第一区域中的第一 MOSFET以及形成在第二区域中的第二MOSFET ；所述第一 MOSFET和所述第二 MOSFET的公共漏电极，所述公共漏电极形成在所述芯片的背表面上；所述第一 MOSFET的第一源极端子和第一栅极端子，所述第一源极端子和所述第一栅极端子形成在所述第一区域中的所述芯片的表面上；所述第二 MOSFET的第二源极端子和第二栅极端子，所述第二源极端子和所述第二栅极端子形成在所述第二区域中的所述芯片的表面处，且被布置为在基本上平行于所述第一源极端子和所述第一栅极端子对齐的方向上对齐；二极管，所述二极管被布置在所述第一源极端子和所述第二源极端子之间；以及所述二极管的第一端子和第二端子，所述第一端子和所述第二端子被布置为在基本上平行于所述第一源极端子和所述第一栅极端子对齐的方向的第一方向上或在基本上与其垂直的第二方向上对齐。
2.根据权利要求1所述的半导体器件，其中，当所述第一端子和所述第二端子对齐的方向是所述第一方向时，所述第一端子和所述第二端子形成在所述第一区域和所述第二区域之间。
3.根据权利要求2所述的半导体器件，其中，所述二极管形成在所述第一端子的下部。
4.根据权利要求2所述的半导体器件，其中，所述二极管被形成为分成所述第一端子的下部和所述第二端子的下部。
5.根据权利要求2所述的半导体器件，其中，所述第一源极端子和所述第二源极端子被布置为彼此面对，同时将所述第一区域和所述第二区域的边界夹在中间，其中，所述第一栅极端子和所述第二栅极端子被布置为彼此面对，同时将所述第一区域和所述第二区域的边界夹在中间，其中，所述第一端子形成在所述第一源极端子和所述第二源极端子之间，并且其中，所述第二端子形成在所述第一栅极端子和所述第二栅极端子之间。
6.根据权利要求5所述的半导体器件，其中，所述第一源极端子和所述第一端子之间的距离与所述第二源极端子和所述第一端子之间的距离基本上彼此相等，并且其中，所述第一栅极端子和所述第二端子之间的距离与所述第二栅极端子和所述第二端子之间的距离基本上彼此相等。
7.根据权利要求6所述的半导体器件，其中，所述第一源极端子和所述第一栅极端子之间的距离、所述第二源极端子和所述第二栅极端子之间的距离以及所述第一端子和所述第二端子之间的距离基本上彼此相等。
8.根据权利要求2所述的半导体器件，进一步包括与所述二极管并联且在与其相反的方向上耦合的保护二极管。
9.根据权利要求8所述的半导体器件，其中，所述二极管形成在所述第一端子的下部，并且其中，所述保护二极管形成在所述第二端子的下部。
10.根据权利要求1所述的半导体器件，其中，当所述第一端子和所述第二端子对齐时的方向是所述第二方向时，所述二极管形成在所述第一区域和所述第二区域之间，并且所述第一端子形成在所述第一区域上方，且所述第二端子形成在所述第二区域上方。
11.根据权利要求10所述的半导体器件，其中，所述第一端子被布置为夹在所述第一源极端子和所述第一栅极端子之间，并且其中，所述第二端子被布置为夹在所述第二源极端子和所述第二栅极端子之间。
12.根据权利要求1所述的半导体器件，其中，所述第一源极端子和所述第二栅极端子被布置为彼此面对，同时将所述第一区域和所述第二区域的边界夹在中间，其中，所述第一栅极端子和所述第二源极端子被布置为彼此面对，同时将所述第一区域和所述第二区域的边界夹在中间，并且其中，所述二极管被布置在所述第一区域和所述第二区域之间。
13.根据权利要求1所述的半导体器件，其中，所述二极管以所述第一端子作为中心被同心地构造。
14.根据权利要求13所述的半导体器件，其中，所述二极管包括:包括第一导电类型半导体层和第二导电类型半导体层的多个连接结构；以及用于形成所述二极管的相邻的连接结构之间形成的多个接触金属。
15.根据权利要求14所述的半导体器件，其中，所述第一导电类型半导体层包括:第一杂质浓度区，所述第一杂质浓度区形成在第二导电类型半导体层侧；以及第二杂质浓度区，所述第二杂质浓度区形成在接触侧且具有高于所述第一杂质浓度区的杂质浓度。
16.根据权利要求14所述的半导体器件，其中，所述接触具有基本上等于所述第一导电类型半导体层和所述第二导电类型半导体层的高度。
17.根据权利要求1所述的半导体器件，其中，双向齐纳二极管分别被提供在所述第一 MOSFET和所述第二 MOSFET的栅极和源极之间。
18.—种制造半 导体器件的方法，所述方法包括以下步骤:在芯片的第一区域中形成第一 M0SFET，以及在所述芯片的第二区域中形成第二MOSFET,在所述芯片的背表面上形成所述第一 MOSFET和所述第二 MOSFET的公共漏电极，在所述第一区域中的所述芯片的表面上布置所述第一 MOSFET的第一源极端子和第一栅极端子，在所述第二区域中的所述芯片的表面上布置所述第二 MOSFET的第二源极端子和第二栅极端子，以便在基本上平行于所述第一源极端子和所述第一栅极端子对齐的方向上对齐，在所述第一源极端子和所述第二源极端子之间布置二极管，以及布置所述二极管的第一端子和第二端子以便在基本上平行于所述第一源极端子和所述第一栅极端子对齐的第一方向上或在基本上与其垂直的第二方向上对齐。
19.根据权利要求18所述的制造半导体器件的方法，所述方法包括以下步骤:与所述二极管的形成一起，在所述第一 MOSFET和所述第二 MOSFET之间，形成与所述二极管并联且与其在相反的方向上耦合的保护二极管。
20.根据权利要求18所述的制造半导体器件的方法，所述方法包括以下步骤:与所述二极管的形成一起，分别在所述第一 MOSFET和所述第二 MOSFET的栅极和源极之间形成双向齐纳二极管`。
【文档编号】H01L27/06GK103681667SQ201310410073
【公开日】2014年3月26日 申请日期:2013年9月10日 优先权日:2012年9月10日
【发明者】外村文男, 石井秀雄, 太田毅 申请人:瑞萨电子株式会社
【专利摘要】本发明涉及一种半导体器件及其制造方法。第一MOSFET形成在芯片的第一区域中，且第二MOSFET形成在其第二区域中。第一源极端子和第一栅极端子形成在第一区域中。在第二区域中，第二源极端子和第二栅极端子被布置为在基本上平行于第一源极端子和第一栅极端子对齐的方向上对齐。温度检测二极管被布置在第一源极端子和第二源极端子之间。温度检测二极管的第一端子和第二端子在基本上平行于第一源极端子和第一栅极端子对齐的方向的第一方向上或基本上与其垂直的第二方向上对齐。
【专利说明】半导体器件及其制造方法
[0001]相关申请交叉引用
[0002]于2012年9月10日提交的日本专利申请N0.2012-198568的公开内容，包括说明书、附图以及摘要，通过引用整体并入本文。
【技术领域】
[0003]本发明涉及一种半导体器件及其制造方法，以及涉及一种具有垂直晶体管结构的半导体器件以及制造该半导体器件的方法。
【背景技术】
[0004]近年来，高容量且小尺寸的Li离子(锂离子)电池已经用于包括手机和笔记本PC的各种产品。虽然Li离子电池具有高性能，但是由于过充电、过放电、短路等而造成的发热和劣化可能会在其中发生，且取决于情况会出现诸如爆炸的问题。需要保护电路以便安全地使用Li离子电池。因此，在电池组中，提供保护电路衬底，该保护电路衬底监测过充电、过放电、过电流、异常发热等，并控制充电和放电。
[0005]保护电路衬底具有MOSFET (金属-氧化物-半导体场效应晶体管)、电阻器、温度检测元件以及控制1C。MOSFET打开/关闭充电路径和放电路径。作为M0SFET，例如使用双向M0SFET，其中具有公共漏电极的两个FET形成在一个芯片中。电阻器检测充电和放电电流。温度检测元件检测MOSFET和保护电路衬底的温度，且例如利用热敏电阻器等作为温度检测元件。控制1C处理来自这些元件的信息并控制MOSFET。
[0006]随着手机和笔记本PC的小型化发展和价格的降低，对于保护电路衬底来说也需要尺寸的降低、厚度的减小以及价格的降低。在这种情况下，提出一种将温度检测元件安装到MOSFET上的技术。在日本专利特开N0.2004-31980 (专利文献1)中，温度检测元件被提供在形成了功率MOSFET的区域上方具有最高温度的有源区上方与源极焊盘邻近的位置。这种温度检测元件耦合至同一芯片中的控制电路形成区，且不能从外部提取检测信号。
[0007]日本专利特开N0.2007-95848 (专利文献2)描述了一种技术，其中提供分别耦合至两个输出M0SFET的栅极的两个双极晶体管，且其中通过检测相应的双极晶体管的漏电流来检测输出MOSFET的过热状态。
【发明内容】
[0008]在专利文献2中，因为双极晶体管都耦合至输出MOSFET的栅极，因此增加耦合至栅极的电容。由于这个原因，因此存在输出MOSFET受双极晶体管的影响且其操作速度变慢的可能性。
[0009]本说明书和附图的描述将使其他问题和新的特征变得清楚。
[0010]根据一个实施例，在半导体器件中，在形成在芯片的第一区域中的第一 MOSFET的第一源极端子和形成在芯片的第二区域中的第二 MOSFET的第二源极端子之间布置有温度检测二极管。温度检测二极管的第一端子和第二端子对齐的方向是基本上平行于第一MOSFET的第一源极端子和第一栅极端子对齐的方向的第一方向，或是基本上与其垂直的第
二方向。
[0011]根据本实施例，变得能够在不影响MOSFET的操作的情况下执行温度检测。
【专利附图】
【附图说明】
[0012]图1是示出根据第一实施例的半导体器件的构造的电路图；
[0013]图2是示出图1中所示的半导体器件的表面布局的示意图；
[0014]图3是沿图2中所示的线II1-1II截取的半导体器件的截面图；
[0015]图4是沿图2中所示的线IV-1V截取的半导体器件的截面图；
[0016]图5是示出用于图2中所示的半导体器件的温度检测二极管的构造的示意图；
[0017]图6是图5中所示的温度检测二极管的局部放大截面图；
[0018]图7是示出用于图2中所示的半导体器件的双向齐纳二极管的构造的示意图；
[0019]图8A是说明制造根据第一实施例的半导体器件的方法的制造工艺截面图；
[0020]图8B是说明制造根据第一实施例的半导体器件的方法的制造工艺截面图；
[0021]图8C是说明制造根据第一实施例的半导体器件的方法的制造工艺截面图；
[0022]图8D是说明制造根据第一实施例的半导体器件的方法的制造工艺截面图；
[0023]图8E是说明制造根据第一实施例的半导体器件的方法的制造工艺截面图；
[0024]图8F是说明制造根据第一实施例的半导体器件的方法的制造工艺截面图；
[0025]图8G是说明制造根据第一实施例的半导体器件的方法的制造工艺截面图；
[0026]图9是示出使用根据第一实施例的半导体器件的电池保护电路的构造的电路图；
[0027]图10是示出使用根据第一实施例的半导体器件的电池保护电路安装在衬底上的状态的示意图；
[0028]图11是示出使用根据第一实施例的半导体器件的电池保护电路安装在衬底上的状态的示意图；
[0029]图12是用于根据第二实施例的半导体器件的温度检测二极管的局部放大截面图；
[0030]图13A是根据第二实施例的半导体器件的制造工艺截面图；
[0031]图13B是根据第二实施例的半导体器件的制造工艺截面图；
[0032]图13C是根据第二实施例的半导体器件的制造工艺截面图；
[0033]图13D是根据第二实施例的半导体器件的制造工艺截面图；
[0034]图13E是根据第二实施例的半导体器件的制造工艺截面图；
[0035]图13F是根据第二实施例的半导体器件的制造工艺截面图；
[0036]图13G是根据第二实施例的半导体器件的制造工艺截面图；
[0037]图13H是根据第二实施例的半导体器件的制造工艺截面图；
[0038]图131是根据第二实施例的半导体器件的制造工艺截面图；
[0039]图14是用于根据第三实施例的半导体器件的温度检测二极管的局部放大截面图；
[0040]图15A是根据第三实施例的半导体器件的制造工艺截面图；
[0041]图15B是根据第三实施例的半导体器件的制造工艺截面图；[0042]图15C是根据第三实施例的半导体器件的制造工艺截面图；
[0043]图1?是根据第三实施例的半导体器件的制造工艺截面图；
[0044]图15E是根据第三实施例的半导体器件的制造工艺截面图；
[0045]图15F是根据第三实施例的半导体器件的制造工艺截面图；
[0046]图15G是根据第三实施例的半导体器件的制造工艺截面图；
[0047]图15H是根据第三实施例的半导体器件的制造工艺截面图；
[0048]图151是根据第三实施例的半导体器件的制造工艺截面图；
[0049]图16是示出根据第四实施例的半导体器件的构造的电路图；
[0050]图17是示出图16中所示的半导体器件的表面布局的示意图；
[0051]图18是沿图17中所示的线XVII1-XVIII截取的半导体器件的截面图；
[0052]图19是沿图17中所示的线XIX-XIX截取的半导体器件的截面图；
[0053]图20是示出用于图17中所示的半导体器件的保护二极管的构造的示意图；
[0054]图21是示出根据第五实施例的半导体器件的构造的电路图；
[0055]图22是示出图21中所示的半导体器件的表面布局的示意图；
[0056]图23是沿图22中所示的线XXII1-XXIII截取的半导体器件的截面图；
[0057]图24是沿图22中所示的线XXIV-XXIV截取的半导体器件的截面图；
[0058]图25是沿图22中所示的线XXV-XXV截取的半导体器件的截面图；
[0059]图26是示出根据第六实施例的半导体器件的表面布局的示意图；
[0060]图27是沿图26中所示的线XXVI1-XXVII截取的半导体器件的截面图；
[0061]图28是沿图26中所示的线XXVII1-XXVIII截取的半导体器件的截面图；
[0062]图29是沿图26中所示的线XXIX-XXIX截取的半导体器件的截面图；
[0063]图30是示出根据第七实施例的半导体器件的表面布局的示意图；以及
[0064]图31是示出根据第八实施例的半导体器件的表面布局的示意图。
【具体实施方式】
[0065]本实施例涉及一种半导体器件以及制造该半导体器件的方法，并且例如涉及一种半导体器件以及制造该半导体器件的方法，该半导体器件具有在其中具有公共漏电极的两个MOSFET形成在一个芯片中的Li离子电池的充电和放电控制M0SFET，或具有类似的垂直晶体管结构。
[0066]根据本实施例的半导体器件例如是具有在芯片上方提供的焊盘的CSP (芯片尺寸封装)型M0SFET，并且倒装芯片安装。温度检测二极管并入MOSFET中，且能够实现在其上安装MOSFET的保护电路衬底的成本降低、尺寸减小以及厚度降低。
[0067]此外，考虑到半导体器件中的温度检测二极管的端子布置、元件布置以及元件结构，提供最合适的布局以便解决增加芯片尺寸的问题。因此，变得能够精确地检测MOSFET的发热，同时能够实现保护电路衬底的成本降低、尺寸降低和厚度降低以及由此较小且更安全的电池组。以下将解释本实施例的具体构造。
[0068]第一实施例
[0069]将参考【专利附图】
【附图说明】根据第一实施例的半导体器件。在以下附图中，为相同的部件赋予相同的附图标记，且适当省略其说明。图1是示出根据第一实施例的半导体器件1的构造的电路图。如图1中所示，半导体器件1具备两个N沟道型MOSFET (以下称为M0S1和M0S2)、齐纳二极管2和3以及温度检测二极管4。
[0070]漏极公共地耦合至M0S1和M0S2J0S1的源极耦合至源极端子S1，且其栅极耦合至栅极端子Gl。M0S2的源极耦合至源极端子S2，且其栅极耦合至栅极端子G2。注意到M0S1和M0S2可以是P沟道型MOSFET。
[0071]在第一实施例中，温度检测二极管4具有多个二极管元件已经串联耦合的构造。虽然在图1中所示的示例中温度检测二极管4包括四级二极管元件，但是能够取决于外部应用选择适当的级数。温度检测二极管4的正极耦合至正极端子T1 (第一端子)，且其负极耦合至负极端子T2 (第二端子)。温度检测二极管4没有耦合至半导体器件1中的M0S1和M0S2中的任何一个。因此，变得能够在不影响第一实施例中的MOSFET的操作的情况下执行温度检测。
[0072]用于栅极保护的双向齐纳二极管2和3分别被提供在M0S1和M0S2的栅极和源极之间。注意到，虽然双向齐纳二极管2和3在图1中所示的示例中分别包括一级二极管元件，但是在某些情况下，根据要被保护的MOSFET的耐压可以连接多级二极管元件。注意到，可以不提供双向齐纳二极管。
[0073]在图2中示出根据第一实施例的半导体器件1的芯片表面布局。如图2中所示，芯片被分成第一区域10和第二区域20。在图2中，通过虚线示出第一区域10和第二区域20的边界线。M0S1形成在第一区域10中，且M0S2形成在第二区域20中。已经耦合至M0S1的源极端子S1和栅极端子G1被布置在第一区域10中。已经耦合至M0S2的源极端子S2和栅极端子G2被布置在第二区域20中。源极端子S1和栅极端子G1对齐的方向以及源极端子S2和栅极端子G2对齐的方向基本上彼此平行。此处，源极端子S1和栅极端子G1对齐的方向以及源极端子S2和栅极端子G2对齐的方向被定义为Y方向(第一方向)。
[0074]源极端子S1和源极端子S2被布置为彼此面对，同时将第一区域10和第二区域20的边界夹在其间。栅极端子G1和栅极端子G2被布置为彼此面对，同时将第一区域10和第二区域20的边界夹在其间。源极端子S1和源极端子S2对齐的方向以及栅极端子G1和栅极端子G2对齐的方向基本上彼此平行。此处，源极端子S1和源极端子S2对齐的方向以及栅极端子G1和栅极端子G2对齐的方向被定义为X方向(第二方向)。温度检测二极管4被布置在源极端子S1和源极端子S2之间。温度检测二极管4被布置在形成了 M0S1的第一区域10和形成了 M0S2的第二区域20之间。
[0075]温度检测二极管4的正极端子T1和负极端子T2被布置在第一区域10和第二区域20之间。正极端子T1和负极端子T2被布置为在Y方向(第一方向)上对齐。
[0076]正极端子T1被布置在源极端子S1和源极端子S2之间。S卩，源极端子S1、正极端子T1以及源极端子S2被布置为以此顺序在X方向(第二方向)上对齐。
[0077]正极端子T1被布置在穿过源极端子S1和源极端子S2的直线与第一区域10和第二区域20的边界线的交点处。源极端子S1和正极端子T1之间的距离，以及源极端子S2和正极端子T1之间的距离基本上彼此相等。温度检测二极管4被布置在正极端子T1的下部，以穿过源极端子S1和源极端子S2的直线与第一区域10和第二区域20的边界线的交点为中心。
[0078]负极端子T2被布置在栅极端子G1和栅极端子G2之间。S卩，栅极端子G1、负极端子T2以及栅极端子G2被布置为以此顺序在X方向(第二方向)上对齐。栅极端子G1和负极端子Τ2之间的距离以及栅极端子G2和负极端子Τ2之间的距离基本上彼此相等。
[0079]源极端子S1和栅极端子G1之间的距离、正极端子Τ1和负极端子Τ2之间的距离以及源极端子S2和栅极端子G2之间的距离基本上彼此相等。源极端子S1和S2、栅极端子G1和G2、正极端子Τ1以及负极端子Τ2分别通过焊料等固定在保护电路衬底上并连接。当通过加热熔化焊料致使连接时半导体器件的连接位置的偏差能够通过均衡端子的节距而被抑制。
[0080]M0S1的源极铝布线11被布局在第一区域10的表面上方，且M0S2的源极铝布线21被布局在第二区域20的表面上方。MOSFET的多个单元被布置在这些布线下方。栅极铝布线12被布置在源极铝布线11的外围，以便围绕源极铝布线11。栅极铝布线12通过引线13耦合至栅极端子G1。
[0081]栅极铝布线22被布置在源极铝布线21的外围，以便围绕源极铝布线21。栅极铝布线22通过引线23耦合至栅极端子G2。隔离布线30被布置在栅极铝布线12和栅极铝布线22的外围。隔离布线30是环形布线，也被称为EQR (等电势环)。通过将隔离布线30保持在漏电势，抑制耗尽层的扩展，使得耗尽层不会到达芯片的边缘，且能保持芯片边缘的耐压。
[0082]正极布线41形成在正极端子T1的下部，且负极布线42形成在负极端子T2的下部。拉伸负极布线42以使其围绕正极布线41的外围。图2中未示出的漏电极被提供在半导体器件1的背表面上。该漏电极由M0S1和M0S2共享。
[0083]此处，将参考图3和4说明半导体器件1的截面结构。图3是沿图2的线II1-1II截取的截面图，且图4是沿图2的线IV-1V截取的截面图。如图3中所示，半导体器件1还具有半导体衬底5、基区6、栅极沟槽7、漏电极8、层间绝缘膜31、接触32、保护绝缘膜33等
坐寸。
[0084]半导体衬底5例如是包括Si的N型半导体衬底。未示出的N型外延区形成在半导体衬底5处。半导体衬底5和外延区当作漏区。P型基区6和栅极沟槽7形成在半导体衬底5处。基区6当作沟道区。虽未示出，但是栅极沟槽7和源区都形成在基区6中。包括多晶硅等的栅电极以及未示出的栅绝缘膜形成在栅极沟槽7中。而且，层间绝缘膜等可形成在栅极沟槽7中。总的来说，垂直晶体管结构形成在已经形成了源极铝布线11和源极铝布线21的两个区域下方。
[0085]在M0S1和M0S2之间，经由绝缘膜40在半导体衬底5上方提供温度检测二极管4。此处，将参考图5和6说明温度检测二极管4的结构。图5是从顶表面观察温度检测二极管4时的不意图，且图6是图5的局部放大截面图。
[0086]如图5中所示，温度检测二极管4具有已经同心布置包括了 P型多晶硅43和N型多晶硅44并构成多个PN结的连接结构的构造。如图6中所示，接触金属47分别被提供在相邻的连接结构之间。在PN结之间的NP结部中形成接触金属47消除了 NP结，且由此双向二极管转变成多级二极管行。
[0087]在提供在中心的P型多晶硅43上提供多个正极接触45。如图3中所示，正极布线41和正极端子T1被提供在正极接触45的上层。正极端子T1和P型多晶硅43经由正极接触45和正极布线41彼此连接。[0088]在提供在最外围的N型多晶硅44上提供多个负极接触46。如图3和4中所示，负极布线42被提供在负极接触46的上层，且负极端子T2被提供在负极布线42的上层。负极端子T2和N型多晶硅44经由负极接触46和负极布线42彼此耦合。即，温度检测二极管4同心构造，以作为第一端子的正极端子T1作为中心。
[0089]参考图3，层间绝缘膜31被提供在半导体衬底5和温度检测二极管4上方，以便覆盖它们。在层间绝缘膜31上方，提供了包括上述源极铝布线11、栅极铝布线12、源极铝布线21、栅极铝布线22、隔离布线30、正极布线41以及负极布线42的布线层。源极铝布线
11、栅极铝布线12、源极铝布线21、栅极铝布线22以及隔离布线30分别经由提供在层间绝缘膜31中的接触32耦合至下层中的基区6、栅极沟槽7等。
[0090]参考图4，双向齐纳二极管2和3分别形成在栅极端子G1和G2的下部。此处，将参考图7说明双向齐纳二极管2和3的构造。图7是示出双向齐纳二极管2和3的构造的示意图。注意到，因为双向齐纳二极管2和3的构造彼此相同，因此将在此处仅说明双向齐纳二极管2的构造。
[0091]双向齐纳二极管2经由绝缘膜40形成在半导体衬底5上。参考图7，双向齐纳二极管2具有已经交替并同心地形成了 P型多晶硅25和N型多晶硅26的构造。多个接触27被提供在位于中心的P型多晶硅25处。提供在中心的P型多晶硅25经由接触27耦合至栅极铝布线12。多个接触28被提供在位于最外围的P型多晶硅25上。提供在最外围的P型多晶硅25经由接触28耦合至源极铝布线11。
[0092]保护绝缘膜33被提供在布线层上，以便将布线层覆盖。源极端子S1形成在源极铝布线11上方，且源极端子S2形成在源极铝布线21上方。此外，正极端子T1形成在正极布线41上方，且负极端子T2形成在负极布线42上方。栅极端子G1形成在引线13上方，且栅极端子G2形成在引线23上方。源极端子S1和S2、栅极端子G1和G2、正极端子T1以及负极端子T2从保护绝缘膜33中暴露。
[0093]漏电极8被提供在半导体衬底5的背表面侧上。在具有当前构造的半导体器件中，当电流从源极端子S1朝向源极端子S2流动时，在从源极端子S1经由背表面的漏电极8至源极端子S2的方向上形成电流路径，如图3的箭头所示。注意到，垂直晶体管结构可具有任意构造，只要其是电流在经由芯片表面的源极铝布线11、背表面的漏电极8以及芯片表面的源极铝布线21的方向上流动以便电流在半导体衬底5中垂直地流动的结构即可。此夕卜，上述构造是一个示例，且N型和P型可彼此相反。
[0094]如上所述，正极端子T1被布置在穿过源极端子S1和源极端子S2的直线与M0S1和M0S2的边界线的交点处，且以该交点为中心布局温度检测二极管4。流过MOSFET的电流从源极端子S1通过M0S1、漏电极8以及M0S2流至源极端子S2。此时，大量电流在连接源极端子S1和源极端子S2的最短路径的直线上流动。当异常电流流动时，电流在最短路径上达到峰值，且发热量变成最大。
[0095]如第一实施例中那样，温度检测二极管4被布置在源极端子S1和源极端子S2之间的电流达到峰值的位置处，且因此能在异常电流流动时更精确地检测温度上升。此外，能够通过在正极端子T1下方布置温度检测二极管4而使布线变得最短，且能扩展布置MOSFET元件的区域，即，源极铝布线区域。因为源极铝布线区域变成基本上等于有源区，所以该区域越大，则MOSFET所具有的导通电阻越低。因此，能在不增加尺寸的情况下增大有效单元面积。
[0096]此处，参考图8A至8G，将说明制造根据第一实施例的半导体器件的方法。图8A至8G是说明制造根据第一实施例的半导体器件的方法的制造工艺截面图。图8A至8G示出用于半导体器件1的温度检测二极管4的制造工艺。
[0097]首先，如图8A中所示，在诸如氧化膜的绝缘膜40形成在半导体衬底5上方之后，沉积多晶硅S。此后，注入硼并形成P型多晶硅PS (图8B)。在光刻抗蚀剂(未示出)形成在P型多晶硅PS上方之后，通过公知方法将P型多晶硅PS蚀刻成预定形状(图8C)。
[0098]此后，层间绝缘膜31a形成在P型多晶硅PS上方，且其上方形成光刻抗蚀剂PR。通过利用光刻抗蚀剂PR作为掩膜，在P型多晶硅PS的一部分中注入砷使P型多晶硅变成N型多晶硅。由此，形成其中P型多晶硅43和N型多晶硅44交替对齐的结构(图8D)。随后，在剥离光刻抗蚀剂PR之后，形成层间绝缘膜31b。层间绝缘膜31a和31b作为层间绝缘膜 31 (图 8E)。
[0099]在形成层间绝缘膜31b之后，利用未示出的光刻抗蚀剂执行蚀刻，且接触孔CT形成在P型多晶硅43和N型多晶硅44的边界中，以便切割PN结(图8F)。此时，进一步的接触孔CT也同时形成在作为正极接触45和负极接触46的位置处。随后，在执行阻挡金属的溅射之后，在接触孔CT中形成接触金属47、正极接触45以及负极接触46 (图8G)。注意至IJ，虽然在上述工艺中，相同的工艺被应用到图7中所示的双向齐纳二极管2和3的制造工艺，但仅在不同的位置进行形成。
[0100]如上所述，能够以与双向齐纳二极管2和3的制造工艺相同的工艺形成温度检测二极管4。总之，因为安装双向齐纳二极管2和3用于保护ESD (静电放电)，所以无需额外工艺，且能在不增加制造成本的情况下安装温度检测二极管4。此外，在本构造的温度检测二极管4中，通过由接触金属47短接NP结部而保持PN结部，来连续形成多个二极管。由此，因为多级连接的温度检测二极管4能够通过最短距离实现，因此能形成具有小面积的温度检测二极管4。
[0101]在图9中示出使用第一实施例的半导体器件的电池保护电路100的电路图。电池保护电路100被提供有半导体器件1、控制IC101以及电流检测电阻器102。使恒定电流从控制IC101中的恒流源103流至半导体器件1中的温度检测二极管4，且监视温度检测二极管4的正极和负极之间的电压VF。当半导体器件1发热时，VF由于温度检测二极管4的负温度系数而改变。控制IC101在VF达到预定电压时确定发生异常发热，控制IC101关断M0S1和M0S2，并中断电流。
[0102]在图10和11中示出图9中所示的电池保护电路100已经安装到衬底上的示例。图11是从侧面观察图10中所示的电池保护电路100时的示意图。半导体器件1、焊盘104和105、控制IC101以及电流检测电阻器102安装在衬底106上，如图10中所示。温度检测二极管4并入半导体器件1中，且其并未安装在衬底106上。如上所述，温度检测二极管4并入半导体器件1中，且因此能够减少部件的数量且能够减小其安装面积。
[0103]此外，漏电极8形成在半导体器件1的背表面侧上，且因此在半导体器件1安装在衬底106上时，漏电极8暴露在顶表面上。因此，当温度检测二极管4被布置在半导体器件1上时，需要布置绝缘片以便绝缘漏电极8。但是，在第一实施例中，因为温度检测二极管4并入半导体器件1中，因此无需绝缘片，且能够降低安装高度，如图11中所示。因此，能实现成本降低和厚度降低。
[0104]第二实施例
[0105]将参考图12说明根据第二实施例的半导体器件。图12是用于根据第二实施例的半导体器件的温度检测二极管4A的构造的局部放大截面图。如图12中所示，P型多晶硅43具有提供在N型多晶硅44侧的第一杂质浓度区43a，以及提供在接触金属47侧的第二杂质浓度区43b。第二杂质浓度区43b具有比第一杂质浓度区43a更高的杂质浓度。
[0106]如上所述，使与接触47接触的第二杂质浓度区43b的杂质浓度高于第一杂质浓度区43a，且因此能够获得与接触47充分的连接性。此外，因为能够与第一实施例相同的方式通过最短距离实现二极管的多级连接，因此能形成具有小面积的温度检测二极管4A。
[0107]在图13A至131中示出说明制造根据第二实施例的半导体器件的方法的制造工艺截面图。因为图13A至13C与图8A至8C相同，因此省略其说明。如图13D中所示，层间绝缘膜31a形成在P型多晶硅PS上方，且在层间绝缘膜31a上方，在作为第二杂质浓度区43b的区域中形成具有开口部的光刻抗蚀剂PR。通过利用该光刻抗蚀剂PR作为掩膜注入硼，且形成第二杂质浓度区43b。
[0108]此后，剥离光刻抗蚀剂PR (图13E)。随后，如图13F中所示，在层间绝缘膜31a上方，在作为N型多晶硅44的区域中形成具有开口部的另一光刻抗蚀剂PR，且对P型多晶硅PS的一部分注入砷使多晶硅变成N型。由此，形成了第二杂质浓度区43b、第一杂质浓度区43a以及N型多晶硅44依次对齐的结构(图13F)。随后，在剥离光刻抗蚀剂PR之后，形成层间绝缘膜31b。层间绝缘膜31a和31b作为层间绝缘膜31 (图13G)。
[0109]在形成层间绝缘膜31b之后，利用未示出的光刻抗蚀剂执行蚀刻，且在第二杂质浓度区43b和N型多晶硅44的边界处形成接触孔CT (图13H)。此时，进一步的接触孔CT也同时形成在用在最左侧的第二杂质浓度区43b和最右侧的N型多晶硅44中的位置处。注意到，虽然在上述工艺中，相同的工艺被应用到图7中所示的双向齐纳二极管2和3的制造工艺，但仅在不同的位置处进行形成。随后，在溅射阻挡金属之后，接触金属47形成在接触孔CT中(图131)。此外，也与此一起形成正极接触45和负极接触46。
[0110]如上所述，能够以与双向齐纳二极管2和3的制造工艺相同的工艺形成温度检测二极管4A。因此，能在不增加制造工艺的情况下将温度检测二极管4A安装在半导体器件1上。
[0111]第三实施例
[0112]将参考图14说明根据第三实施例的半导体器件。图14是用于根据第三实施例的半导体器件的温度检测二极管4B的构造的局部放大截面图。如图14中所示，P型多晶硅43和N型多晶硅44在横向上交替形成在绝缘膜40上方。P型多晶硅43和N型多晶硅44被层间绝缘膜31覆盖。
[0113]接触金属47形成在P型多晶硅43和N型多晶硅44的连接结构之间。在第三实施例中，与第一和第二实施例不同，接触金属47具有与P型多晶硅43和N型多晶硅44基本上相同的高度，并具有被层间绝缘膜31覆盖的结构。
[0114]如上所述，层间绝缘膜31被布置在接触金属47和形成包括源极铝布线11、源极铝布线21等的布线层的层之间。因此，能直接在温度检测二极管4B上方形成布线层，且实现更有效的布局。[0115]在图15A至151中示出说明制造根据第三实施例的半导体器件的方法的制造工艺截面图。因为图15A至1?与图8A至8D相同，因此省略其说明。在形成N型多晶硅44之后，剥离光刻抗蚀剂PR，且形成用于形成接触金属47的光刻抗蚀剂(未示出)。通过利用该光刻抗蚀剂作为掩膜执行蚀刻，且接触孔CT形成在P型多晶硅43和N型多晶硅44的连接结构之间。
[0116]此后，在灘射阻挡金属之后，接触金属47形成在接触孔CT中(图15F)。随后，形成层间绝缘膜31b以便覆盖接触金属47。层间绝缘膜31a和31b作为层间绝缘膜31 (图15G)。在形成层间绝缘膜31b之后，利用未示出的光刻抗蚀剂执行蚀刻，且进一步的接触孔CT形成在作为正极接触45和负极接触46的位置处(图15H)。随后，在溅射阻挡金属之后，正极接触45和负极接触46形成在接触孔CT中(图151)。
[0117]第四实施例
[0118]将参考图16说明根据第四实施例的半导体器件。图16是示出根据第四实施例的半导体器件1A的构造的电路图。在第四实施例中，与第一实施例的不同点在于提供保护二极管9。在第四实施例中，对与第一实施例相同的部件赋予相同的附图标记，且省略其说明。
[0119]如图16中所示，保护二极管9与温度检测二极管4并联地且在与温度检测二极管4相反的方向上耦合。根据第四实施例的半导体器件1A的表面布局在图17中示出。在图17中，通过虚线示出第一区域10和第二区域20的边界线。如图17中所示，正极端子T1被布置在连接源极端子 S1和源极端子S2的直线与M0S1和M0S2的边界线的交点处。温度检测二极管4被布置在正极端子T1下方，且以正极端子T1为中心。
[0120]此外，负极端子T2被布置在连接栅极端子G1和栅极端子G2的直线与M0S1和M0S2的边界线的交点处。保护二极管9被布置在负极端子T2下方。图18是沿图17中所示的XVII1-XVIII线截取的半导体器件1A的截面图。因为图18中所示的截面图与图3中所示的截面图相同，因此省略其说明。
[0121]图19是沿图17中所示的线XIX-XIX截取的半导体器件1A的截面图。如图19中所示，保护二极管9被布置在负极端子T2下方。保护二极管9经由绝缘膜40形成在半导体衬底5上方。保护二极管9的构造在图20中示出。图20是从顶表面观察保护二极管9时的不意图。如图20中所不，保护二极管9具有N型多晶娃91、P型多晶娃92、接触93以及接触94。
[0122]提供P型多晶硅92以便围绕N型多晶硅91的外围。N型多晶硅91和P型多晶硅92同心布置，且以负极端子T2的形成位置作为中心。接触93被提供在N型多晶硅91中。N型多晶硅91通过接触93耦合至负极布线42。
[0123]如图19中所示，P型多晶硅92经由接触94耦合至正极布线41。能够通过与双向齐纳二极管2和3以及温度检测二极管4相同的工艺同时形成保护二极管9。注意到，双向齐纳二极管2和3分别被提供在栅极端子G1和G2下方。这种构造与第一实施例中说明的构造相同。
[0124]如上所述，在第四实施例中，提供与温度检测二极管4在相反向上并联的保护二极管9。因此，即使在诸如ESD的电涌在相反方向上施加至温度检测二极管4时，也能通过保护二极管9吸收电涌，且能够防止温度检测二极管4的击穿。此外，在第四实施例中，保护二极管9同心地形成在温度检测二极管4的负极端子T2的下部，以负极端子T2的形成位置作为中心。如上所述，能在不随之增加芯片尺寸的情况下通过利用安装温度检测二极管4所需的区域来安装保护二极管9。因此能抑制成本增加。
[0125]第五实施例
[0126]将参考图21说明根据第五实施例的半导体器件。图21是示出根据第五实施例的半导体器件1B的构造的电路图。在第五实施例中，与第四实施例的不同点在于进一步加入两个源极端子。在第五实施例中，与上述实施例中相同的部件被赋予相同的附图标记，并省略其说明。
[0127]如图21中所示，M0S1的源极不仅耦合至源极端子S1，而且还耦合至源极端子S3。此外，M0S2的源极不仅耦合至源极端子S2，而且还耦合至源极端子S4。在第五实施例中，以与第四实施例相同的方式，保护二极管9与温度检测二极管4并联且在与温度检测二极管4相反的方向上耦合。注意到，可以不提供保护二极管9。
[0128]根据第四实施例的半导体器件1B的表面布局在图22中示出。如图22中所示，在第五实施例中，提供八个端子:源极端子S1、S2、S3和S4，栅极端子G1和G2，正极端子T1以及负极端子T2。在图22中，通过虚线示出第一区域10和第二区域20的边界线。源极端子S1和源极端子S2被布置为彼此面对，同时将第一区域10和第二区域20的边界线夹在中间。源极端子S3和源极端子S4被布置为彼此面对，同时将第一区域10和第二区域20的边界线夹在中间。栅极端子G1和栅极端子G2被布置为彼此面对，同时将第一区域10和第二区域20的边界线夹在中间。
[0129]在第一区域10中，栅极端子G1被布置在源极端子S1和源极端子S3之间。栅极端子G1和源极端子S1之间的距离，以及栅极端子G1和源极端子S3之间的距离基本上彼此相等。在第二区域20中，栅极端子G2被布置在源极端子S2和源极端子S4之间。栅极端子G2和源极端子S2之间的距离以及栅极端子G2和源极端子S4之间的距离基本上彼此相等。能够通过均衡端子的节距来抑制当通过加热熔化焊料形成连接时的位置偏差。
[0130]正极端子T1被布置在连接源极端子S1和源极端子S2的直线与M0S1和M0S2的边界线的交点处。温度检测二极管4被布置在正极端子T1下方，以正极端子T1作为中心。此外，负极端子T2被布置在连接源极端子S3和源极端子S4的直线与M0S1和M0S2的边界线的交点处。保护二极管9被布置在负极端子T2下方。
[0131]图23是沿图22中所示的线XXII1-XXIII截取的半导体器件1B的截面图。因为图23中所示的截面图与图3中所示的截面图相同，因此将省略其说明。图24是沿图22中所示的线XXIV-XXIV截取的半导体器件1B的截面图。在第五实施例中，没有端子被提供在栅极端子G1和G2之间。双向齐纳二极管2和3分别被提供在栅极端子G1和G2下方。这种构造与第一实施例中所述的构造相同。
[0132]图25是沿图22中所示的线XXV-XXV截取的半导体器件1B的截面图。如图25中所示，保护二极管9被布置在负极端子T2下方。保护二极管9通过绝缘膜40形成在半导体衬底5上方。与图20中所示相同的构造能够用作保护二极管9的构造。
[0133]在第五实施例中，多个源极端子分别被提供在M0S1和M0S2处，且增加了有效单元面积。因此，能实现低导通电阻。此外，因为温度检测二极管4和保护二极管9合并，所以能获得类似于上面的效果。
[0134]第六实施例[0135]将参考图26说明根据第六实施例的半导体器件。图26是示出根据第六实施例的半导体器件1C的表面布局。在第六实施例中，与第五实施例的不同点在于温度检测二极管4以分布式方式形成在正极端子T1和负极端子T2的下部。在第六实施例中，与上述实施例相同的部件被赋予相同的附图标记，且省略其说明。在图26中，通过虚线示出第一区域10和第二区域20的边界线。
[0136]如图26中所示，在第六实施例中，提供八个端子:源极端子S1、S2、S3和S4，栅极端子G1和G2，正极端子T1以及负极端子T2。这些端子的布置与图22中所示的第五实施例相同。
[0137]正极端子T1被布置在连接源极端子S1和源极端子S2的直线与M0S1和M0S2的边界线的交点处。作为温度检测二极管4的一部分的温度检测二极管4a被布置在正极端子T1下方，以正极端子T1作为中心。此外，负极端子T2被布置在连接源极端子S3和源极端子S4的直线与M0S1和M0S2的边界线的交点处。作为温度检测二极管4的另一部分的温度检测二极管4b被布置在负极端子T2下方，且与第五实施例不同，并未布置保护二极管9。
[0138]图27是沿图26中所示的线XXVI1-XXVII截取的半导体器件1C的截面图。图27中所示的截面图基本上与图3中所示的截面图相同。尽管在第一实施例中四级二极管被布置在正极端子T1下方，而在第六实施例中，布置了包括两级二极管的温度检测二极管4a。
[0139]图28是沿图26中所示的线XXVII1-XXVIII截取的半导体器件1C的截面图。在第六实施例中，在栅极端子G1和G2之间没有提供端子。双向齐纳二极管2和3分别被提供在栅极端子G1和G2下方。这种构造与第一实施例中说明的构造相同。
[0140]图29是沿图26中所示的线XXIX-XXIX截取的半导体器件1C的截面图。如图29中所示，包括两级二极管的温度检测二极管4b被布置在负极端子T2下方。在第六实施例中，二极管的两级分别被布置在正极端子T1和负极端子T2的下部，且二极管的这四个级构成温度检测二极管4。如上所述，温度检测二极管4以分布式方式形成在正极端子T1的下部和负极端子T2的下部，且因此能够减小温度检测二极管4的面积。
[0141]第七实施例
[0142]将参考图30说明根据第七实施例的半导体器件。图30是示出根据第七实施例的半导体器件1D的表面布局的示意图。在图30中，通过虚线示出第一区域10和第二区域20的边界线。如图30中所示，源极端子S1和栅极端子G2被布置为彼此面对，同时将第一区域10和第二区域20的边界线夹在中间。此外，栅极端子G1和源极端子S2被布置为彼此面对，同时将第一区域10和第二区域20的边界线夹在中间。即，源极端子S1和源极端子S2对角地布置，且栅极端子G1和栅极端子G2对角地布置。
[0143]在本实施例中，正极端子T1对应于第二端子，且负极端子T2对应于第一端子。正极端子T1和负极端子T2被布置为彼此面对，同时将第一区域10和第二区域20的边界线夹在中间。即，正极端子T1和负极端子T2对齐的方向是基本上垂直于源极端子S1和栅极端子G1对齐的Y方向并且基本上垂直于源极端子S2和栅极端子G2对齐的Y方向的X方向。
[0144]在第一区域10上方，负极端子T2被布置在源极端子S1和栅极端子G1之间。在第二区域20上方，正极端子T1被布置在源极端子S2和栅极端子G2之间。温度检测二极管4形成在穿过源极端子S1和源极端子S2的直线与第一区域10和第二区域20的边界线的交点上方。注意到，温度检测二极管4的构造与图5中所示构造相同。
[0145]在具有本构造的半导体器件1D中，电流路径形成在从源极端子S1经由背表面的漏电极8至源极端子S2的方向上。温度检测二极管4被布局在穿过在其中流过最大电流量的源极端子S1和源极端子S2的直线上方。因此，能在异常电流流动时更精确地检测温度上升。
[0146]第八实施例
[0147]将参考图31说明根据第八实施例的半导体器件。图31是示出根据第八实施例的半导体器件1E的表面布局的示意图。在图31中，通过虚线示出第一区域10和第二区域20的边界线。如图31中所示，在第八实施例中，提供八个端子:源极端子S1、S2、S3和S4，栅极端子G1和G2，正极端子T1以及负极端子T2。在本实施例中，正极端子T1对应于第二端子，且负极端子T2对应于第一端子。
[0148]在第一区域10中，布置了源极端子S1、负极端子T2、源极端子S3以及栅极端子G1以便以此顺序以基本上规则的间隔对齐。在第二区域20中，布置了源极端子S2、正极端子T1、源极端子S4以及栅极端子G2以便以此顺序以基本上规则的间隔对齐。源极端子S1和源极端子S2、负极端子T2和正极端子T1、源极端子S3和源极端子S4，以及栅极端子G1和栅极端子G2分别被布置为彼此面对，同时将第一区域10和第二区域20的边界夹在中间。
[0149]正极端子T1和负极端子T2对齐的方向是基本上垂直于源极端子S1和栅极端子G1对齐的Y方向并且基本上垂直于源极端子S2和栅极端子G2对齐的Y方向的X方向。温度检测二极管4被布置在穿过源极端子S1和源极端子S4的直线与穿过源极端子S3和源极端子S2的直线的交点下方。注意到，温度检测二极管4的构造与图5中所示的构造相同。而且在本实施例中，温度检测二极管4被布局在最大量电流流过的源极端子之间。因此，能在异常电流流动时更精确地检测温度升高。
[0150]在上文中，虽然已经基于实施例具体说明了本发明人提出的本发明，但是无庸置疑的是本发明不限于上述实施例，且在不脱离本发明主旨的情况下能够进行各种变型。例如，虽然已经在上述说明中说明了铝用作诸如源极线和栅极线的布线的材料，但是布线的材料不限于铝，而可以是诸如铜或包括铝和铜中一种的合金的其他材料。
[0151]虽然上述实施例的一部分或全部也能够被描述为以下附录，但是其不限于以下附录。
[0152](附录1)
[0153]一种半导体器件，包括:
[0154]芯片，该芯片包括形成在第一区域中的第一 MOSFET以及形成在第二区域中的第二 MOSFET ；
[0155]第一 MOSFET和第二 MOSFET的公共漏电极，该公共漏电极形成在芯片背表面上；
[0156]第一 MOSFET的第一源极端子和第一栅极端子，该第一源极端子和第一栅极端子形成在第一区域中的芯片表面上；
[0157]第二 MOSFET的第二源极端子和第二栅极端子，该第二源极端子和第二栅极端子形成在第二区域中的芯片表面处，且被布置为在基本上平行于第一源极端子和第一栅极端子对齐的方向上对齐；[0158]二极管，该二极管形成在第一源极端子和第二源极端子之间；以及
[0159]二极管的第一端子和第二端子，该第一端子和第二端子被布置为在基本上平行于第一源极端子和第一栅极端子对齐的方向的第一方向上对齐。
[0160](附录2)
[0161]根据附录1的半导体器件，
[0162]第一源极端子和第二源极端子被布置为彼此面对，同时将第一区域和第二区域的边界夹在中间；
[0163]第一栅极端子和第二栅极端子被布置为彼此面对，同时将第一区域和第二区域的边界夹在中间；
[0164]第一端子形成在第一源极端子和第二源极端子之间；
[0165]第二端子形成在第一栅极端子和第二栅极端子之间；并且
[0166]二极管被提供在第一端子下部。
[0167](附录3)
[0168]一种半导体器件，包括:
[0169]芯片，该芯片包括形成在第一区域中的第一 MOSFET以及形成在第二区域中的第二 MOSFET ；
[0170]第一 MOSFET和第二 MOSFET的公共漏电极，该公共漏电极形成在芯片背表面上；
[0171]第一 MOSFET的第一源极端子和第一栅极端子，该第一源极端子和第一栅极端子形成在第一区域中的芯片表面上；
[0172]第二 MOSFET的第二源极端子和第二栅极端子，该第二源极端子和第二栅极端子形成在第二区域中的芯片表面处，且被布置为在基本上平行于第一源极端子和第一栅极端子对齐的方向上对齐；
[0173]二极管，该二极管形成在第一源极端子和第二源极端子之间；以及
[0174]二极管的第一端子和第二端子，该第一端子和第二端子被布置为在基本上垂直于第一源极端子和第一栅极端子对齐的方向上对齐，
[0175]其中，第一端子被布置为夹在第一区域上方的第一源极端子和第一栅极端子之间；并且
[0176]其中，第二端子被布置为夹在第二区域上方的第二源极端子和第二栅极端子之间。
[0177](附录4)
[0178]根据附录3的半导体器件，
[0179]其中，第一源极端子和第二栅极端子被布置为彼此面对，同时将第一区域和第二区域的边界夹在中间，
[0180]其中，第一栅极端子和第二源极端子被布置为彼此面对，同时将第一区域和第二区域的边界夹在中间，并且
[0181]其中，二极管被布置在第一区域和第二区域之间。
【权利要求】
1.一种半导体器件，包括:芯片，所述芯片包括形成在第一区域中的第一 MOSFET以及形成在第二区域中的第二MOSFET ；所述第一 MOSFET和所述第二 MOSFET的公共漏电极，所述公共漏电极形成在所述芯片的背表面上；所述第一 MOSFET的第一源极端子和第一栅极端子，所述第一源极端子和所述第一栅极端子形成在所述第一区域中的所述芯片的表面上；所述第二 MOSFET的第二源极端子和第二栅极端子，所述第二源极端子和所述第二栅极端子形成在所述第二区域中的所述芯片的表面处，且被布置为在基本上平行于所述第一源极端子和所述第一栅极端子对齐的方向上对齐；二极管，所述二极管被布置在所述第一源极端子和所述第二源极端子之间；以及所述二极管的第一端子和第二端子，所述第一端子和所述第二端子被布置为在基本上平行于所述第一源极端子和所述第一栅极端子对齐的方向的第一方向上或在基本上与其垂直的第二方向上对齐。
2.根据权利要求1所述的半导体器件，其中，当所述第一端子和所述第二端子对齐的方向是所述第一方向时，所述第一端子和所述第二端子形成在所述第一区域和所述第二区域之间。
3.根据权利要求2所述的半导体器件，其中，所述二极管形成在所述第一端子的下部。
4.根据权利要求2所述的半导体器件，其中，所述二极管被形成为分成所述第一端子的下部和所述第二端子的下部。
5.根据权利要求2所述的半导体器件，其中，所述第一源极端子和所述第二源极端子被布置为彼此面对，同时将所述第一区域和所述第二区域的边界夹在中间，其中，所述第一栅极端子和所述第二栅极端子被布置为彼此面对，同时将所述第一区域和所述第二区域的边界夹在中间，其中，所述第一端子形成在所述第一源极端子和所述第二源极端子之间，并且其中，所述第二端子形成在所述第一栅极端子和所述第二栅极端子之间。
6.根据权利要求5所述的半导体器件，其中，所述第一源极端子和所述第一端子之间的距离与所述第二源极端子和所述第一端子之间的距离基本上彼此相等，并且其中，所述第一栅极端子和所述第二端子之间的距离与所述第二栅极端子和所述第二端子之间的距离基本上彼此相等。
7.根据权利要求6所述的半导体器件，其中，所述第一源极端子和所述第一栅极端子之间的距离、所述第二源极端子和所述第二栅极端子之间的距离以及所述第一端子和所述第二端子之间的距离基本上彼此相等。
8.根据权利要求2所述的半导体器件，进一步包括与所述二极管并联且在与其相反的方向上耦合的保护二极管。
9.根据权利要求8所述的半导体器件，其中，所述二极管形成在所述第一端子的下部，并且其中，所述保护二极管形成在所述第二端子的下部。
10.根据权利要求1所述的半导体器件，其中，当所述第一端子和所述第二端子对齐时的方向是所述第二方向时，所述二极管形成在所述第一区域和所述第二区域之间，并且所述第一端子形成在所述第一区域上方，且所述第二端子形成在所述第二区域上方。
11.根据权利要求10所述的半导体器件，其中，所述第一端子被布置为夹在所述第一源极端子和所述第一栅极端子之间，并且其中，所述第二端子被布置为夹在所述第二源极端子和所述第二栅极端子之间。
12.根据权利要求1所述的半导体器件，其中，所述第一源极端子和所述第二栅极端子被布置为彼此面对，同时将所述第一区域和所述第二区域的边界夹在中间，其中，所述第一栅极端子和所述第二源极端子被布置为彼此面对，同时将所述第一区域和所述第二区域的边界夹在中间，并且其中，所述二极管被布置在所述第一区域和所述第二区域之间。
13.根据权利要求1所述的半导体器件，其中，所述二极管以所述第一端子作为中心被同心地构造。
14.根据权利要求13所述的半导体器件，其中，所述二极管包括:包括第一导电类型半导体层和第二导电类型半导体层的多个连接结构；以及用于形成所述二极管的相邻的连接结构之间形成的多个接触金属。
15.根据权利要求14所述的半导体器件，其中，所述第一导电类型半导体层包括:第一杂质浓度区，所述第一杂质浓度区形成在第二导电类型半导体层侧；以及第二杂质浓度区，所述第二杂质浓度区形成在接触侧且具有高于所述第一杂质浓度区的杂质浓度。
16.根据权利要求14所述的半导体器件，其中，所述接触具有基本上等于所述第一导电类型半导体层和所述第二导电类型半导体层的高度。
17.根据权利要求1所述的半导体器件，其中，双向齐纳二极管分别被提供在所述第一 MOSFET和所述第二 MOSFET的栅极和源极之间。
18.—种制造半 导体器件的方法，所述方法包括以下步骤:在芯片的第一区域中形成第一 M0SFET，以及在所述芯片的第二区域中形成第二MOSFET,在所述芯片的背表面上形成所述第一 MOSFET和所述第二 MOSFET的公共漏电极，在所述第一区域中的所述芯片的表面上布置所述第一 MOSFET的第一源极端子和第一栅极端子，在所述第二区域中的所述芯片的表面上布置所述第二 MOSFET的第二源极端子和第二栅极端子，以便在基本上平行于所述第一源极端子和所述第一栅极端子对齐的方向上对齐，在所述第一源极端子和所述第二源极端子之间布置二极管，以及布置所述二极管的第一端子和第二端子以便在基本上平行于所述第一源极端子和所述第一栅极端子对齐的第一方向上或在基本上与其垂直的第二方向上对齐。
19.根据权利要求18所述的制造半导体器件的方法，所述方法包括以下步骤:与所述二极管的形成一起，在所述第一 MOSFET和所述第二 MOSFET之间，形成与所述二极管并联且与其在相反的方向上耦合的保护二极管。
20.根据权利要求18所述的制造半导体器件的方法，所述方法包括以下步骤:与所述二极管的形成一起，分别在所述第一 MOSFET和所述第二 MOSFET的栅极和源极之间形成双向齐纳二极管`。
【文档编号】H01L27/06GK103681667SQ201310410073
【公开日】2014年3月26日 申请日期:2013年9月10日 优先权日:2012年9月10日
【发明者】外村文男, 石井秀雄, 太田毅 申请人:瑞萨电子株式会社
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