半导体器件的形成方法
【专利摘要】一种半导体器件的形成方法，包括：提供半导体衬底，所述半导体衬底内具有隔离结构，且相邻隔离结构间的半导体衬底表面具有栅极结构；对所述隔离结构进行稳定性掺杂，使得隔离结构的抗腐蚀能力增强；在所述栅极结构两侧的半导体衬底内形成凹槽；在对所述隔离结构进行掺杂后，对所述凹槽进行清洗处理；形成填充满所述凹槽的应力层。本发明增加了隔离结构的稳定性，提高了隔离结构材料抗刻蚀的能力，避免隔离结构被半导体器件制作工艺所刻蚀，提高隔离结构的可靠性，进而提高半导体器件的可靠性，避免发生击穿或漏电现象，优化半导体器件的电学性能。
【专利说明】半导体器件的形成方法
【技术领域】
[0001]本发明涉及半导体制作领域，特别涉及半导体器件的形成方法。
【背景技术】
[0002]随着半导体技术的不断发展，载流子迁移率增强技术获得了广泛的研究和应用，提高沟道区的载流子迁移率能够增大半导体器件的驱动电流，提高器件的性能。
[0003]现有半导体器件制作工艺中，由于应力可以改变硅材料的能隙和载流子迁移率，因此通过应力来提高半导体器件的性能成为越来越常用的手段。具体地，通过适当控制应力，可以提高载流子(NMOS器件中的电子，PMOS器件中的空穴)迁移率，进而提高驱动电流，以此极大地提高半导体器件的性能。
[0004]目前，采用嵌入式锗硅(Embedded SiGe)技术，即在需要形成源区和漏区的区域先形成锗硅材料，然后再进行掺杂形成PMOS器件的源区和漏区；形成所述锗硅材料是为了引入硅和锗硅(SiGe)之间晶格失配形成的压应力，以提高PMOS器件的性能；采用嵌入式碳硅(Embedded SiC)技术，即在需要形成源区和漏区的区域先形成碳硅材料，然后再进行掺杂形成NMOS半导体器件的源区和漏区，形成所述碳硅材料是为了引入硅和碳硅(SiC)之间晶格失配形成的拉应力，以提高NMOS器件的性能。
[0005]嵌入式锗硅技术和嵌入式碳硅技术的引用可以提高半导体器件的载流子迁移率，但是在实际应用中发现，半导体器件的载流子迁移率得到提高，但是半导体器件的隔离结构的可靠性变差，半导体器件易发生击穿或漏电现象。
【发明内容】
[0006]本发明解决的问题是提供一种优化的半导体器件的形成方法，在提高半导体器件载流子迁移率、提高半导体器件驱动电流的同时，提高隔离结构的稳定性，提高半导体器件的可靠性，防止半导体器件发生击穿或漏电现象。
[0007]为解决上述问题，本发明提供一种半导体器件的形成方法，包括:提供半导体衬底，所述半导体衬底内具有隔离结构，且相邻隔离结构间的半导体衬底表面具有栅极结构；对所述隔离结构进行稳定性掺杂，使得隔离结构的抗腐蚀能力增强；在所述栅极结构两侧的半导体衬底内形成凹槽；在对所述隔离结构进行掺杂后，对所述凹槽进行清洗处理；形成填充满所述凹槽的应力层。
[0008]可选的，采用离子注入工艺或等离子掺杂工艺进行所述掺杂。
[0009]可选的，所述离子注入工艺的具体工艺参数为:注入的离子为氮或碳，离子注入能量为200ev至3kev,离子注入剂量为lE13atom/cm2至2E15atom/cm2 ;所述等离子掺杂工艺的具体工艺参数为:源功率为200瓦至3000瓦，偏置能量为20ev至500ev。
[0010]可选的，所述等离子掺杂工艺的反应气体为N2或C02。
[0011]可选的，所述凹槽的形状为U形、方形或sigma形。
[0012]可选的，所述凹槽的形状为sigma形时，所述凹槽的形成过程为:对所述栅极结构两侧的半导体衬底进行第一刻蚀，形成预凹槽；对所述预凹槽进行第二刻蚀，形成所述凹槽。
[0013]可选的，采用干法刻蚀工艺进行所述第一刻蚀。
[0014]可选的，采用湿法刻蚀工艺进行所述第二刻蚀。
[0015]可选的，所述湿法刻蚀的刻蚀液体为氨水或四甲基氢铵溶液。
[0016]可选的，在所述预凹槽形成之前，对所述隔离结构进行掺杂。
[0017]可选的，在所述预凹槽形成之后，对所述隔离结构进行掺杂。
[0018]可选的，在所述预凹槽形成之前，对所述隔离结构进行第一掺杂；在所述预凹槽形成之后，对所述隔离结构进行第二掺杂。
[0019]可选的，所述隔离结构的材料为Si02。
[0020]可选的，在形成所述应力层之前，还包括步骤:对所述凹槽进行预清洗处理。
[0021]可选的，采用氢氟酸溶液、等离子氟或SiCoNi工艺进行所述预清洗处理。
[0022]可选的，在对所述隔离结构进行掺杂之后，还包括步骤:对所述半导体衬底进行退火处理。
[0023]可选的，采用毫秒退火、尖峰退火或浸入式退火进行所述退火处理，其中，退火温度为400度至1100度，退火时间为400微秒至60秒。
[0024]可选的，所述应力层的材料为SiGe、SiGeB、SiC或SiCP。
[0025]可选的，形成的半导体器件为NMOS晶体管、PMOS晶体管或CMOS晶体管。
[0026]与现有技术相比，本发明的技术方案具有以下优点:
[0027]本发明实施例中，提供具有隔离结构的半导体衬底，对所述隔离结构进行稳定性掺杂，隔离结构的稳定性得到提高，提高了隔离结构抗半导体器件形成工艺刻蚀的速率，使得隔离结构的抗腐蚀能力增强，特别的，避免隔离结构被清洗凹槽的工艺所刻蚀，从而提高了隔离结构的可靠性，提高半导体器件的可靠性，避免半导体器件发生击穿或漏电问题，优化半导体器件的电学性能。
[0028]且在形成应力层前，对所述凹槽进行清洗处理，去除凹槽表面的杂质，为形成应力层提供良好的界面态，后续形成高质量的应力层，提高半导体器件的电学性能。
[0029]进一步，本实施例中，所述稳定性掺杂的离子为氮或碳；由于氮或碳本身具有较强的稳定性，对所述隔离结构掺杂氮或碳后，可以较大程度上提高隔离结构的抗腐蚀能力，优化半导体器件的电学性能。
[0030]进一步，本实施例中，对隔离结构进行两次掺杂，即在预凹槽形成之前，对隔离结构进行第一掺杂，在预凹槽形成之后，对隔离结构进行第二掺杂；所述第二掺杂可以进一步增加隔离结构中氮或碳的含量，进一步提高隔离结构的稳定性，进一步提高隔离结构抗刻蚀的能力，使得隔离结构具有更优异的可靠性，获得高性能的半导体器件。
[0031]更进一步，在对所述隔离结构进行掺杂之后，还包括步骤:对所述半导体衬底进行退火处理；所述退火处理不仅可以修复掺杂工艺对半导体衬底的损伤，所述退火处理还可以使得掺杂的氮或碳离子在隔离结构中进行再分布，氮或碳离子扩散至隔离结构材料的晶格间隙中，进一步增强隔离结构的稳定性，提高半导体器件的可靠性。
【专利附图】
【附图说明】
[0032]图1为一实施例形成的半导体器件的剖面结构示意图；
[0033]图2至图9为本发明第一实施例半导体器件形成过程的剖面结构示意图；
[0034]图10至图19为本发明第二实施例半导体器件形成过程的剖面结构示意图。
【具体实施方式】
[0035]如【背景技术】所述，现有技术形成的半导体器件存在亟需解决的问题，如在制作半导体器件过程中，隔离结构被过度侵蚀，导致隔离结构隔离相邻器件区的能力变差，进而影响半导体器件的电学性能和可靠性。
[0036]为此，针对半导体器件的形成进行研究，半导体器件的形成方法包括如下步骤，请参考图1，图1为半导体器件的剖面结构示意图:
[0037]提供半导体衬底100，所述半导体衬底100包括第一区域I和第二区域II，且所述第一区域I和第二区域II被隔离结构101相隔，所述第一区域I的半导体衬底100表面具有第一栅极结构110，所述第二区域II的半导体衬底100表面具有第二栅极结构120。其中，所述第一栅极结构110包括位于半导体衬底100表面的栅介质层111以及位于栅介质层111表面的栅导电层112，所述第二栅极结构120包括位于半导体衬底100表面的栅介质层121以及位于栅介质层121表面的栅导电层122。
[0038]在所述半导体衬底100表面形成侧墙102，且所述侧墙102分别位于栅极结构110两侧和栅极结构120两侧。
[0039]形成覆盖第一区域I半导体衬底200、第一栅极结构110以及第一区域I隔离结构101的掩膜层103 ；
[0040]以所述掩膜层103为掩膜，刻蚀第二栅极结构220两侧的半导体衬底200形成凹槽；
[0041]形成填充满所述凹槽的应力层104。
[0042]针对半导体器件的形成方法进行进一步研究发现，所述应力层104的形成工艺为选择性外延；在凹槽形成后，由于形成凹槽的刻蚀工艺造成凹槽底部和侧壁存在刻蚀工艺中的杂质离子，例如氧离子、碳离子或氮离子，所述杂质离子会严重影响选择性外延形成应力层104的质量；为了提高应力层104的质量，在形成凹槽后，需要对凹槽进行预清洗处理，去除凹槽内的杂质离子，且凹槽表面的S1-H键越多，越有利于形成高质量的应力层104 ;因此，在凹槽形成后，需要采用稀释的氢氟酸溶液、等离子氟或SiCoNi工艺对凹槽进行预清洗处理；且所述预清洗处理时间越长，凹槽中的杂质离子去除的越彻底，凹槽表面的S1-H键越多越有利于形成高质量的应力层104。
[0043]然而，由于隔离结构101的材料为S12，且第二区域II隔离结构101暴露在预清洗处理环境中，稀释的氢氟酸或SiCoNi工艺对第二区域II隔离结构101具有较大的刻蚀速率。
[0044]具体的，氢氟酸与S12发生反应，会对隔离结构101造成刻蚀；而SiCoNi工艺为干法刻蚀工艺，刻蚀气体为NF3和NH3, SiCoNi工艺也会对隔离结构101造成刻蚀，SiCoNi工艺对隔离结构101造成刻蚀的化学反应方程为:
[0045]NF3+NH3 — NH4F+ (NH4) HF2 (I)
[0046]NH4F — (NH4)2SiF6 (solid)+H2O (2)
[0047](NH4)HF2 — (NH4)2SiF6 (solid)+H2O (3)
[0048](NH4)2SiF6(Solid) — SiF4 (gas)+NH3 (gas)+HF (gas) (4)
[0049]预处理时间越长，第二区域II隔离结构101被刻蚀去除的材料越多，半导体器件可能发生漏电或击穿现象，半导体器件的可靠性降低。
[0050]且凹槽的形成过程为先采用干法刻蚀工艺形成预凹槽，对预凹槽进行湿法刻蚀形成凹槽；所述湿法刻蚀中的刻蚀液体包括氢氟酸溶液，因此，在形成凹槽的过程中，刻蚀液体也会对第二区域II隔离结构101进行刻蚀，增加了半导体器件发生漏电或击穿的概率，半导体器件的可靠性降低。
[0051]为此，本发明提供一种优化的半导体器件的形成方法，对隔离结构进行掺杂，且所述掺杂的离子为氮或碳，以提高隔离结构的稳定性，降低隔离结构被刻蚀工艺刻蚀的速率，从而防止半导体器件发生漏电或击穿，提高半导体器件的可靠性。
[0052]为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
[0053]本发明实施例中，所述半导体器件为NMOS晶体管、PMOS晶体管或CMOS晶体管。
[0054]本发明第一实施例以所述半导体器件为NMOS晶体管或PMOS晶体管作示范性说明。
[0055]图2至图9为本发明第一实施例半导体器件形成过程的剖面结构示意图。
[0056]请参考图2，提供半导体衬底200，所述半导体衬底200内具有隔离结构201，且相邻隔离结构201间的半导体衬底200表面具有栅极结构210。
[0057]所述半导体衬底200为硅衬底、锗衬底、硅锗衬底、绝缘体上硅衬底其中的一种。在其他实施例中，所述半导体衬底表面还可以形成有外延层，所述半导体衬底表面还可以原位掺杂有杂质离子。所述半导体衬底200的类型不应过分限制本发明的保护范围。
[0058]本实施例中，所述半导体衬底200为硅衬底。
[0059]在所述半导体衬底200内具有隔离结构201，所述隔离结构201可以浅沟槽隔离结构，所述隔离结构201用于隔离相邻的器件区，防止相邻的器件发生电连接。
[0060]所述隔离结构201的顶部可以高于半导体衬底200表面，也可以与半导体衬底200表面齐平。
[0061]本实施例中，所述隔离结构201的材料为S12，所述隔离结构201的顶部高于半导体衬底200表面，所述隔离结构201为浅沟槽隔离结构，且隔离结构201高于半导体衬底200部分的宽度大于隔离结构201位于半导体衬底200内的部分的宽度。
[0062]所述栅极结构210包括位于半导体衬底200表面的栅介质层211以及位于栅介质层211表面的栅导电层212。
[0063]所述栅介质层211的材料为氧化硅或高k介质材料(相对介电常数大于3.9的材料为高k介质材料)，所述栅电极212的材料为多晶硅或金属。
[0064]在本实施例中，所述栅介质层211的材料为氧化硅，所述栅导电层212的材料为多晶娃。
[0065]在本发明其他实施例中，所述栅介质层211的材料为高k介质材料，所述栅导电层212的材料为金属。
[0066]在本发明实施例中，不应过分限制栅极结构210的材料和类型。
[0067]需要说明的是，在本发明实施例中，所述栅极结构210顶部形成有顶部掩膜层213，所述顶部掩膜层213的材料为氮化硅，所述顶部掩膜层213可以作为后续形成凹槽的掩膜版。
[0068]请参考图3，在所述半导体衬底200表面形成侧墙202，且所述侧墙202位于栅极结构210两侧。
[0069]作为一个实施例，所述侧墙202的形成过程为:形成覆盖半导体衬底200表面、栅极结构210、顶部掩膜层213的侧墙厚膜，回刻蚀去除位于半导体衬底200表面以及位于顶部掩膜层213表面的侧墙厚膜，形成位于栅极结构210两侧的侧墙202。
[0070]所述侧墙202的材料为氧化硅、碳化硅、氮化硅或者氮氧化硅。
[0071]所述侧墙202为单层结构或多层结构，例如，所述侧墙202为氧化硅-氮化硅的堆叠结构，或者为氧化硅-氮化硅-氧化硅的堆叠结构。
[0072]所述侧墙202的主要作用为:保护栅极结构210的侧壁，不被后续形成凹槽的刻蚀工艺所破坏，所述侧墙202还可以作为后续形成凹槽的掩膜。
[0073]在形成侧墙202之前，在栅极结构210两侧的半导体衬底200内还会形成轻掺杂区(LDD)，防止热电子退化效应。
[0074]本实施例中，所述侧墙202为单层结构，所述侧墙202的材料为氮化硅。
[0075]后续会在栅极结构210两侧的半导体衬底200内形成凹槽，所述凹槽的形状为U形、方形或sigma形。
[0076]本实施例中，以所述凹槽的形状为sigma形作示范性说明。
[0077]所述凹槽的形状为sigma形时，所述凹槽的形成过程为:对所述栅极结构两侧的半导体衬底进行第一刻蚀，形成预凹槽；对所述预凹槽进行第二刻蚀，形成所述凹槽。
[0078]后续在栅极结构210两侧的半导体衬底200内形成预凹槽后，存在对隔离结构201造成刻蚀的工艺，若隔离结构201被刻蚀，会影响半导体器件的电隔离效果；为了提高隔离结构201的稳定性，降低隔离结构201被刻蚀的速率，会对所述隔离结构201进行掺杂。
[0079]在本发明实施例中，为了提高隔离结构201的稳定性，降低隔离结构201被后续预清洗处理工艺以及湿法刻蚀形成凹槽工艺刻蚀的速率，在采用湿法刻蚀工艺形成凹槽之前，对隔离结构201进行一次或两次稳定性掺杂处理。即对隔离结构201进行稳定性掺杂，使得隔离结构201的抗腐蚀能力增强。
[0080]具体的，对所述隔离结构201进行掺杂包括三种情况:在后续预凹槽形成之前，对所述隔离结构201进行掺杂；在后续预凹槽形成之后，对所述隔离结构201进行掺杂；在预凹槽形成之前，对所述隔离结构201进行第一掺杂，在预凹槽形成之后，对所述隔离结构201进行第二掺杂。
[0081]本实施例中，以对所述隔离结构201进行两次掺杂作示范性说明。即，在所述预凹槽形成之前，对所述隔离结构201进行第一掺杂，在所述预凹槽形成之后，对所述隔离结构201进行第二掺杂。
[0082]请参考图4，对所述隔离结构201进行第一掺杂220，且所述第一掺杂220的离子为氮或碳。
[0083]由于所述隔离结构201的材料为S12,所述隔离结构201易被后续的湿法刻蚀工艺或预清洗处理所刻蚀；若隔离结构201被刻蚀，则会影响半导体器件的电学性能和可靠性，造成半导体器件发生击穿或漏电问题。
[0084]对所述隔离结构201进行第一掺杂220，可以提高隔离结构201的稳定性，提高隔离结构201抗刻蚀的能力，避免发生半导体器件发生击穿或漏电问题。
[0085]所述第一掺杂220的掺杂离子为氮或碳。
[0086]氮或碳掺杂提高隔离结构201稳定性的机理较为复杂，作为一个解释:氮原子或碳原子本身具有较高的稳定性，不易被刻蚀工艺所刻蚀，对隔离结构201进行氮原子或碳原子掺杂后，可以增强隔离结构201的稳定性，降低隔离结构201被刻蚀工艺刻蚀的速率；且对隔离结构201掺杂氮原子或碳原子，不会影响隔离结构201电隔离的相邻器件区的能力。
[0087]采用离子注入工艺或等离子掺杂工艺进行所述第一掺杂220。
[0088]作为一个实施例，采用离子注入工艺进行所述第一掺杂220，所述离子注入工艺的具体工艺参数为:注入离子为氮或碳，离子注入能量为200ev至3kev，离子注入剂量为lE13atom/cm2 至 2E15atom/cm2。
[0089]作为另一实施例，采用等离子掺杂工艺进行所述第一掺杂220，所述等离子掺杂工艺的具体工艺参数为:所述等离子掺杂工艺的反应气体为N2或CO2,源功率为200瓦至3000瓦，偏置能量为20ev至500ev。
[0090]需要说明的是，在本发明实施例中，在形成预凹槽之前，也可以不对隔离结构进行第一掺杂220 ;后续在预凹槽形成后，对隔离结构201进行掺杂。
[0091]请参考图5，对所述栅极结构210两侧的半导体衬底200进行第一刻蚀，形成预凹槽 203。
[0092]具体的，以所述顶部掩膜层213和侧墙202为掩膜，对栅极结构210两侧的半导体衬底200进行第一刻蚀，形成预凹槽203。
[0093]采用干法刻蚀工艺进行所述第一刻蚀。
[0094]作为一个实施例，所述干法刻蚀采用反应离子刻蚀工艺，采用的刻蚀气体为HBr和Cl2的混合气体。
[0095]经过反应离子刻蚀工艺后，在栅极结构210两侧的半导体衬底200内形成预凹槽203，所述预凹槽203的形状为方形。
[0096]请参考图6，在所述预凹槽203形成之后，对所述隔离结构201进行第二掺杂230，且所述第二掺杂230的离子为氮或碳。
[0097]所述第二掺杂230的掺杂工艺参见第一掺杂220的掺杂工艺，在此不再赘述。
[0098]需要说明的是，所述对隔离结构201进行第二掺杂230是可选的而非必需的，对所述隔离结构201进行第二掺杂230可以进一步提高隔离结构201的稳定性。这是因为:对隔离结构201进行第一掺杂220后，隔离结构201中的氮离子或碳离子的浓度有限，而对隔离结构201进行第二掺杂230后，隔离结构201中氮离子或碳离子的浓度得到进一步提高，进一步提高隔离结构201的稳定性，避免后续清洗凹槽工艺的对隔离结构201造成刻蚀。
[0099]对隔离结构201进行第一掺杂220和/或第二掺杂230处理后，所述隔离结构201的材料稳定性得到提高，抗湿法刻蚀工艺和预清洗处理工艺的能力得到提高。
[0100]需要说明的是，在对所述隔离结构201进行掺杂之后，还可以包括步骤:对所述半导体衬底200进行退火处理。
[0101]所述退火处理的作用为:一是修复掺杂工艺对半导体衬底200造成的晶格损伤；二是使得掺杂的离子在隔离结构201中均匀分布，使得掺杂的离子分布在隔离结构201材料的晶格间隙中，以进一步提闻隔尚结构201的稳定性。
[0102]采用毫秒退火、尖峰退火或浸入式退火进行所述退火处理，其中，退火温度为400度至1100度，退火时间为400微秒至60秒。
[0103]请参考图7，对所述预凹槽203 (请参考图6)进行第二刻蚀形成凹槽204。
[0104]所述凹槽204的形状为sigma形,在sigma形的凹槽204内填充应力层后,缩短了半导体器件的源区和漏区间的距离，有效的增大了作用于沟道区中的应力。
[0105]采用湿法刻蚀工艺进行所述第二刻蚀，形成凹槽204。
[0106]所述湿法刻蚀的刻蚀液体为氨水或四甲基氢铵溶液(TMAH)。
[0107]由于采用氨水或四甲基氢铵溶液作为湿法刻蚀的刻蚀液体时，湿法刻蚀对晶面
(100)的刻蚀速率比对晶面(111)的刻蚀速率达，因此当湿法刻蚀工艺完成后，形成sigma形的凹槽204。
[0108]由于预凹槽203的形成工艺为干法刻蚀，所述干法刻蚀完成后，预凹槽203的表面存在杂质，例如，干法刻蚀工艺中的刻蚀离子；所述杂质会影响湿法刻蚀形成凹槽204的刻蚀速率以及刻蚀效果，因此，在湿法刻蚀形成所述凹槽204工艺过程中，需要进行清洗处理，通常采用稀释的氢氟酸溶液进行所述清洗处理，将干法刻蚀残留的刻蚀离子去除。所述稀释的氢氟酸溶液与隔离结构201接触后，由于隔离结构201的稳定性提高了，因此，隔离结构201不会被稀释的氢氟酸溶液所腐蚀，提高了隔离结构201的抗腐蚀能力，提高了隔离结构201的可靠性。
[0109]在本发明其他实施例中，形成凹槽的形状为方形或U形，则对栅极结构两侧的半导体衬底进行第一刻蚀形成预凹槽后，预凹槽即为所需形成的凹槽，在本发明其他实施例中，不对所述预凹槽进行第二刻蚀。需要说明的是，当所述凹槽的形状为方形或U形，在所述凹槽形成之前和/或之后，对隔离结构进行掺杂处理。所述掺杂处理可以为一次掺杂，也可以为两次掺杂。
[0110]请参考图8，在对所述隔离结构201进行掺杂处理后，对所述凹槽204进行清洗处理 240。
[0111]所述清洗处理240的作用为:首先，湿法刻蚀形成凹槽204后，凹槽204的侧壁和表面残留了杂质，例如，氧离子、氮离子、碳离子，若不将所述杂质清除，则会影响后续形成应力层的质量；其次，凹槽204表面的S1-H键越多，在凹槽204内形成应力层的质量越高，所述清洗处理240有利于形成S1-H键，且所述处理240时间越长，凹槽204表面的S1-H键越多，越有利于提高后续形成应力层的质量，从而提高作用于沟道区中的应力，提高半导体器件的载流子迁移率，进而提高半导体器件的驱动电流。
[0112]采用氢氟酸溶液、等离子氟或SiCoNi工艺进行所述清洗处理240。
[0113]当采用氢氟酸溶液对凹槽204进行清洗处理240时，不仅能够将凹槽204中的杂质清洗去除，且由于氢氟酸溶液中含有氢原子，氢原子与凹槽204表面和侧壁的Si发生键合，形成S1-H键，所述S1-H键有利于提高后续形成应力层的质量。
[0114]当采用SiCoNi工艺进行清洗处理240时，所述SiCoNi工艺为干法刻蚀工艺，且刻蚀气体为NF3和NH3，刻蚀气体中H原子与凹槽204中的Si原子键合形成S1-H键。
[0115]在本发明实施例中，由于在进行清洗处理240之前，对隔离结构201进行了一次或两次掺杂，使得隔离结构201的材料稳定性强，抗刻蚀能力得到提高；因此，在进行清洗处理240时，清洗处理240对隔离结构201无影响，隔离结构201的材料未被清洗处理240工艺刻蚀，有利于提高半导体器件的可靠性，防止发生半导体器件的击穿或漏电。
[0116]请参考图9，形成填充满所述凹槽204的应力层205。
[0117]所述应力层205为半导体器件的沟道区提供应力，从而增加半导体器件的载流子迁移率，提高半导体器件的驱动电流。
[0118]采用选择性外延工艺形成所述应力层205。
[0119]所述应力层205的材料为SiGe、SiGeB、SiC或SiCP。
[0120]具体的，形成的半导体器件为NMOS器件时，所述应力层205的材料为SiC或SiCP，所述应力层205的材料中C原子百分比为1%至10% ;形成的半导体器件为PMOS器件时，所述应力层205的材料为SiGe或SiGeB，所述应力层205的材料中Ge原子百分比为10%至55%。
[0121]作为一个实施例，所述应力层205的材料为SiGe，则采用选择性外延工艺形成所述应力层205的具体工艺参数为:反应气体包括硅源气体、锗源气体、碳源气体、HCl和H2,硅源气体为SiH4、SiH2Cl2或Si2H6，锗源气体为GeH4，碳源气体为CH3SiH3、CH4, CH3CUCH2Cl2或CHCl3，其中，硅源气体、锗源气体、碳源气体和HCl的流量均为Isccm至lOOOsccm，H2的流量为10sccm至50000sccm，反应腔室温度为600度至800度，反应腔室压强为I托至500托。
[0122]在对凹槽204进行清洗处理240 (请参考图8)后，凹槽204表面的杂质被清洗去除，所述凹槽204暴露出的均为半导体衬底200，因此，在凹槽204内形成的应力层205致密度好，应力层205与凹槽204表面的界面态良好；且在对凹槽204进行清洗处理240后，凹槽204表面具有较多的S1-H键，S1-H键越多，越有利于形成高质量的应力层205。
[0123]本实施例中，以所述应力层205为单层结构作示范性说明。在本发明其他实施例中，所述应力层可以为多层结构，包括位于凹槽底部和侧壁的种子层、位于种子层表面的渐变层以及位于渐变层表面的体层。
[0124]图10至图19为本发明第二实施例半导体器件形成过程的剖面结构示意图。
[0125]本发明第二实施例以所述半导体器件为CMOS晶体管、且在第二区域的半导体衬底内形成凹槽作示范性说明。
[0126]请参考图10，提供半导体衬底300，所述半导体衬底300包括第一区域I和第二区域II，所述半导体衬底300内具有隔离结构301，所述隔离结构301隔离第一区域I和第二区域II，且在第一区域I的半导体衬底300表面具有第一栅极结构310，在第二区域II的半导体衬底300表面具有第二栅极结构320。
[0127]所述半导体衬底300、第一栅极结构310和第二栅极结320的材料和结构参见本发明第一实施例中半导体衬底和栅极结构，在此不再赘述。
[0128]本实施例中，所述隔离结构301的材料为S12，且所述隔离结构301为浅沟槽隔离结构，隔离结构301覆盖部分半导体衬底300表面。
[0129]本实施例中，在所述第一栅极结构310两侧、第二栅极结构320两侧分别形成了侧墙302，所述侧墙302的材料为氮化硅。
[0130]本实施例中，在所述第一栅极结构310顶部形成有第一顶部掩膜层313，在所述第二栅极结构320顶部形成有第二顶部掩膜层323。所述第一顶部掩膜层313、第二顶部掩膜层323的作用和材料参见本发明第一实施例中顶部掩膜层的作用和材料，在此不再赘述。
[0131]请参考图11，形成覆盖半导体衬底300、隔离结构301、第一栅极结构310、第二栅极结构320和侧墙302的掩膜层303。
[0132]所述掩膜层303作为后续形成凹槽的掩膜，保护第一区域I的半导体衬底300和第一栅极结构310不被后续形成凹槽工艺所破坏。
[0133]本实施例中，所述掩膜层303的材料为氮化硅。
[0134]请参考图12，去除位于第二区域II的掩膜层303。
[0135]本实施例中，所述去除位于第二区域II的掩膜层303的步骤为:在掩膜层303表面形成光刻胶层304，且所述光刻胶层304只覆盖第一区域I的掩膜层303表面，暴露出第二区域II的掩膜层303 ;以所述光刻胶层304为掩膜，刻蚀去除第二区域II的掩膜层303，暴露出第二区域II的半导体衬底300、第二栅极结构320以及第二区域II的隔离结构301。
[0136]需要说明的是，在本发明其他实施例中，也可以保留第二区域II的掩膜层303，去除第一区域I的掩膜层303，则后续在第一区域I的半导体衬底300内形成应力层。
[0137]去除位于第二区域II的掩膜层303后，以第一区域I的掩膜层303为掩膜，进行后续刻蚀形成凹槽的工艺。
[0138]所述凹槽的形状为U形、方形或sigma形。
[0139]所述凹槽的形状为sigma形时，所述凹槽的形成过程为:对所述栅极结构两侧的半导体衬底进行第一刻蚀，形成预凹槽；对所述预凹槽进行第二刻蚀，形成所述凹槽。
[0140]本实施例中，以所述凹槽的形状为sigma形作示范性说明。
[0141]后续会在第二栅极结构320两侧的半导体衬底300内形成预凹槽，为了提高隔离结构301的稳定性，降低隔离结构301被刻蚀的速率，会对所述隔离结构301进行掺杂。
[0142]对隔离结构301进行稳定性掺杂，使得隔离结构301的抗腐蚀能力增强。
[0143]作为一个实施例，对所述隔离结构301进行掺杂，包括:在形成预凹槽之前，对所述隔离结构301进行掺杂。
[0144]在本发明实施例中，为了提高隔离结构301的稳定性，降低隔离结构301被后续预清洗处理工艺以及湿法刻蚀形成凹槽工艺刻蚀的速率，在采用湿法刻蚀工艺形成凹槽以及对凹槽进行预清洗处理之前，对隔离结构301进行一次或两次掺杂处理。
[0145]具体的，对所述隔离结构301进行掺杂包括三种情况:在后续预凹槽形成之前，对所述隔离结构301进行掺杂；在后续预凹槽形成之后，对所述隔离结构301进行掺杂；在预凹槽形成之前，对所述隔离结构301进行第一掺杂，在预凹槽形成之后，对所述隔离结构301进行第二掺杂。
[0146]本实施例中，以对所述隔离结构301进行两次掺杂作示范性说明。即，在所述预凹槽形成之前，对所述隔离结构301进行第一掺杂，在所述预凹槽形成之后，对所述隔离结构301进行第二掺杂。
[0147]请参考图13，对所述第二区域II隔离结构301进行第一掺杂330，且所述第一掺杂330的离子为氮或碳。
[0148]所述第一掺杂330可以提高隔离结构第二区域隔离结构301被后续湿法刻蚀工艺或预清洗处理工艺刻蚀的速率，防止隔离结构301被过度刻蚀，导致隔离结构301电隔离的能力变差，避免半导体器件发生击穿或漏电问题。
[0149]所述第一掺杂330的工艺以及好处参见本发明第一实施例中第一掺杂的工艺以及好处，在此不再赘述。
[0150]请参考图14，对第二栅极结构320两侧的半导体衬底300进行第一刻蚀，形成预凹槽 305。
[0151]所述预凹槽305的形成过程为:以所述光刻胶层304、第二栅极结构320两侧的侧墙302、第二顶部掩膜层323为掩膜，刻蚀第二栅极结构320两侧的半导体衬底300，在半导体衬底300内形成预凹槽。
[0152]所述第一刻蚀采用的工艺参见本发明第一实施例中第一刻蚀采用的工艺，在此不再赘述。
[0153]请参考图15，对第二区域II的隔离结构301进行第二掺杂340，且所述第二掺杂340的离子为氮或碳。
[0154]所述第二掺杂340的工艺以及好处参见本发明第一实施例中第二掺杂的工艺以及好处，在此不再赘述。
[0155]需要说明的是，在对所述隔离结构301进行掺杂之后，还可以包括步骤:对所述半导体衬底300进行退火处理。
[0156]所述退火处理的作用为:一是修复掺杂工艺对半导体衬底300造成的晶格损伤；二是使得掺杂的离子在隔离结构301中均匀分布，使得掺杂的离子分布在隔离结构301材料的晶格间隙中，以进一步提闻隔尚结构301的稳定性。
[0157]采用毫秒退火、尖峰退火或浸入式退火进行所述退火处理，其中，退火温度为400度至1100度，退火时间为400微秒至60秒。
[0158]请参考图16，去除所述光刻胶层304 (请参考图15)。
[0159]作为一个实施例，采用灰化工艺去除所述光刻胶层304。所述灰化工艺的具体工艺参数为:采用含氧气体作用灰化工艺的反应气体，所述含氧气体为02、O3> N2O或CH3OH中的任意组合，灰化功率为300瓦至1200瓦，灰化温度为60度至300度，含氧气体流量为4000sccm 至 8000sccm。
[0160]在灰化工艺完成后，还可以对半导体衬底300进行清洗处理，去除灰化工艺后残留的杂质。采用湿法清洗工艺进行所述清洗处理。
[0161]作为一个实施例，所述湿法清洗工艺中包括稀释的氢氟酸溶液。若隔离结构301的材料为S12，则所述氢氟酸溶液会对隔离结构301造成刻蚀；而本实施例中，对所述隔离结构301进行了一次或两次掺杂处理，提高了隔离结构301的稳定性，隔离结构301不易被氢氟酸溶液所刻蚀，提高了半导体器件的可靠性。
[0162]请参考图17，对所述预凹槽305 (请参考图16)进行第二刻蚀，形成凹槽306。
[0163]所述第二刻蚀的工艺参见本发明第一实施例第二刻蚀的工艺，在此不再赘述。
[0164]在本发明其他实施例中，形成凹槽的形状为方形或U形，进行第一刻蚀工艺形成预凹槽后，形成的预凹槽即为所述凹槽。即在本发明其他实施例中，不对所述预凹槽进行第二刻蚀。需要说明的是，当所述凹槽的形状为方形或U形，在所述凹槽形成之前/或之后，对隔离结构进行掺杂，且所述掺杂的离子为氮或碳，所述掺杂可以为一次掺杂，也可以为两次掺杂。
[0165]请参考图18，对所述凹槽306进行清洗处理350。
[0166]所述清洗处理350的工艺以及作用参见本发明第一实施例与清洗处理的工艺以及作用，在此不再赘述。
[0167]本实施例中，对所述凹槽306进行清洗处理350后，隔离结构301中的材料未受到损伤，隔离结构301未被清洗处理350中的化学物质刻蚀，提高了半导体器件的可靠性，避免半导体器件发生击穿或漏电问题。
[0168]请参考图19，形成填充满所述凹槽306 (请参考图18)的应力层307。
[0169]作为一个实施例，所述第二区域II为PMOS区域，所述应力层307的材料为SiGe或SiGeB，所述应力层307的材料中Ge原子百分比为10%至55%。
[0170]作为另一实施例，所述第二区域II为NMOS区域，所述应力层307的材料为SiC或SiCP，所述应力层307的材料中C原子百分比为1%至10%。
[0171]所述应力层307的形成工艺为选择性外延。
[0172]以所述应力层307的材料为SiGe作示范性说明，采用选择性外延工艺形成所述应力层307的具体工艺参数为:反应气体包括硅源气体、锗源气体、碳源气体、HCl和H2，硅源气体为SiH4、SiH2Cl2或Si2H6，锗源气体为GeH4，碳源气体为CH3SiH3、CH4、CH3C1、CH2Cl2或CHCl3，其中，硅源气体、锗源气体、碳源气体和HCl的流量均为Isccm至lOOOsccm，H2的流量为10sccm至50000sccm，反应腔室温度为600度至800度，反应腔室压强为I托至500托。
[0173]本实施例中，形成的应力层307的致密度好，且与凹槽306底部和侧壁接触紧密。这是由于:对凹槽306进行了清洗处理，所述清洗处理不仅清洗去除凹槽306底部和侧壁的杂质，所述清洗处理还为凹槽表面提供足量的S1-H键，为形成应力层307提供良好的界面态，有利于形成高质量的应力层307。
[0174]后续还可以在第一区域I半导体衬底300内形成第一区域应力层，在形成所述应力层之前，对第一区域I的隔离结构301进行稳定性掺杂，提高第一区域I的隔离结构301抗腐蚀能力。
[0175]综上，本发明提供的实施例具有以下优点:
[0176]首先，本发明实施例中，提供具有隔离结构的半导体衬底，对隔离结构进行掺杂，且所述掺杂的离子为氮或碳，所述氮或碳掺杂提高了隔离结构的稳定性，进而提高隔离结构的抗刻蚀能力，使得隔离结构的抗腐蚀能力增强；后续在对凹槽进行清洗处理时，由于隔离结构的抗刻蚀能力提高，因此，本实施例避免了半导体器件形成过程中的工艺所刻蚀，特别的避免清洗处理工艺所刻蚀隔离结构，提高了隔离结构的可靠性，从而提高半导体器件的可靠性，防止半导体器件发生漏电或击穿。
[0177]其次，本实施例中，在形成应力层之前，对凹槽进行清洗处理，所述清洗处理不仅可以去除凹槽表面的杂质，所述清洗处理还可以为凹槽表面提供S1-H键；所述凹槽表面杂质的减少以及S1-H键的形成有利于形成致密度好的应力层，从而提高半导体器件的载流子迁移率，提高半导体器件的电学性能。
[0178]再次，对隔离结构进行一次掺杂时，所述隔离结构的稳定性可以得到提高，对隔离结构进行两次掺杂，两次掺杂后，隔离结构中的掺杂离子浓度更高，因此隔离结构的稳定性得到进一步提高，隔离结构的可靠性得到进一步提高，进一步优化半导体器件的电学性能。
[0179]虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
【权利要求】
1.一种半导体器件的形成方法，其特征在于，包括: 提供半导体衬底，所述半导体衬底内具有隔离结构，且相邻隔离结构间的半导体衬底表面具有栅极结构； 对所述隔离结构进行稳定性掺杂，使得隔离结构的抗腐蚀能力增强； 在所述栅极结构两侧的半导体衬底内形成凹槽； 在对所述隔离结构进行掺杂后，对所述凹槽进行清洗处理； 形成填充满所述凹槽的应力层。
2.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述掺杂的离子为氮或碳。
3.根据权利要求1所述的半导体器件的形成方法，其特征在于，采用离子注入工艺或等离子掺杂工艺进行所述掺杂。
4.根据权利要求3所述的半导体器件的形成方法，其特征在于，所述离子注入工艺的具体工艺参数为:注入的离子为氮或碳，离子注入能量为200ev至3kev，离子注入剂量为lE13atom/cm2至2E15atom/cm2 ;所述等离子掺杂工艺的具体工艺参数为:源功率为200瓦至3000瓦，偏置能量为20ev至500ev。
5.根据权利要求3所述的半导体器件的形成方法，其特征在于，所述等离子掺杂工艺的反应气体为N2或CO2。
6.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述凹槽的形状为U形、方形或sigma形。
7.根据权利要求6所述的半导体器件的形成方法，其特征在于，所述凹槽的形状为sigma形时，所述凹槽的形成过程为:对所述栅极结构两侧的半导体衬底进行第一刻蚀，形成预凹槽；对所述预凹槽进行第二刻蚀，形成所述凹槽。
8.根据权利要求7所述的半导体器件的形成方法，其特征在于，采用干法刻蚀工艺进行所述第一刻蚀。
9.根据权利要求7所述的半导体器件的形成方法，其特征在于，采用湿法刻蚀工艺进行所述第二刻蚀。
10.根据权利要求9所述的半导体器件的形成方法，其特征在于，所述湿法刻蚀的刻蚀液体为氨水或四甲基氢铵溶液。
11.根据权利要求7所述的半导体器件的形成方法，其特征在于，在所述预凹槽形成之前，对所述隔离结构进行掺杂。
12.根据权利要求7所述的半导体器件的形成方法，其特征在于，在所述预凹槽形成之后，对所述隔离结构进行掺杂。
13.根据权利要求7所述的半导体器件的形成方法，其特征在于，在所述预凹槽形成之前，对所述隔离结构进行第一掺杂；在所述预凹槽形成之后，对所述隔离结构进行第二掺杂。
14.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述隔离结构的材料为 Si02。
15.根据权利要求1所述的半导体器件的形成方法，其特征在于，采用氢氟酸溶液、等离子氟或SiCoNi工艺进行所述清洗处理。
16.根据权利要求1所述的半导体器件的形成方法，其特征在于，在对所述隔离结构进行掺杂之后，还包括步骤:对所述半导体衬底进行退火处理。
17.根据权利要求16所述的半导体器件的形成方法，其特征在于，采用毫秒退火、尖峰退火或浸入式退火进行所述退火处理，其中，退火温度为400度至1100度，退火时间为400微秒至60秒。
18.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述应力层的材料为SiGe、SiGeB、SiC 或 SiCP。
19.根据权利要求1所述的半导体器件的制作方法，其特征在于，形成的半导体器件为NMOS晶体管、PMOS晶体管或CMOS晶体管。
【文档编号】H01L21/762GK104465486SQ201310430040
【公开日】2015年3月25日 申请日期:2013年9月18日 优先权日:2013年9月18日
【发明者】何永根 申请人:中芯国际集成电路制造(上海)有限公司