半导体装置制造方法

半导体装置制造方法
【专利摘要】本发明提供一种抑制氧化物半导体层中的氧缺陷的增加的半导体装置。此外，提供一种电特性良好的半导体装置。此外，提供一种可靠性高的半导体装置。在其沟道形成区域包括氧化物半导体层的半导体装置中，使用以与氧化物半导体层的下侧接触的方式设置的氧化物绝缘膜和以与氧化物半导体层的上侧接触的方式设置的栅极绝缘膜，将该氧化物绝缘膜或该栅极绝缘膜中的氧供应到氧化物半导体层中。此外，通过作为用于源电极层及漏电极层的金属膜使用导电氮化物，抑制氧扩散到该金属膜。
【专利说明】半导体装置
【技术领域】
[0001]本发明涉及具有氧化物半导体的半导体装置以及该半导体装置的制造方法。
[0002]在本说明书中，半导体装置是指通过利用半导体特性而能够工作的所有装置，因此电光装置、半导体电路以及电子设备都是半导体装置。
【背景技术】
[0003]通过利用形成在具有绝缘表面的衬底上的半导体薄膜来构成晶体管(也称为薄膜晶体管(TFT))的技术引人注目。该晶体管被广泛地应用于如集成电路(IC)及图像显示装置(显示装置)等的电子设备。作为可以应用于晶体管的半导体薄膜，硅系半导体材料被广泛地周知，而作为其他材料，氧化物半导体膜受到注目。
[0004]例如，在专利文献I中，已公开有作为晶体管的活性层使用包含铟(In)、镓(Ga)及锌(Zn)的非晶氧化物半导体的晶体管。
[0005][专利文献I]日本专利申请公开2006-165528号公报
[0006]已知氧化物半导体中的氧缺陷成为施主，而当将氧化物半导体用于晶体管的沟道形成区域时，优选使用氧缺陷极少的氧化物半导体层。
[0007]但是，即使在初期的氧化物半导体层中的氧缺陷少的情况下，也有可能因各种主要原因而氧缺陷增加。如果氧化物半导体层中的氧缺陷增加，则导致电特性的劣化，诸如晶体管的常导通化、泄漏电流的增大、压力施加所导致的阈值电压的漂移等。

【发明内容】

[0008]因此，本发明的一个方式的课题之一是提供可以抑制氧化物半导体层中的氧缺陷的增加的半导体装置。此外，本发明的一个方式的课题之一是提供电特性良好的半导体装置。此外，本发明的一个方式的课题之一是提供可靠性高的半导体装置。
[0009]在本发明的一个方式中，在其沟道形成区域包括氧化物半导体层的半导体装置中，使用以与氧化物半导体层的下侧接触的方式设置的氧化物绝缘膜和以与氧化物半导体层的上侧接触的方式设置的栅极绝缘膜，将该氧化物绝缘膜或该栅极绝缘膜中的氧供应到氧化物半导体层中。此外，通过作为用于源电极层及漏电极层的金属膜使用导电氮化物，抑制氧扩散或移动到该金属膜。更详细的说明如下。
[0010]本发明的一个方式是一种半导体装置，该半导体装置包括:氧化物绝缘膜；形成在氧化物绝缘膜上的氧化物半导体层；与氧化物半导体层接触的第一源电极层及第一漏电极层；分别覆盖第一源电极层及第一漏电极层并与氧化物半导体层接触的第二源电极层及第二漏电极层；形成在氧化物绝缘膜、氧化物半导体层、第二源电极层及第二漏极电极层上的栅极绝缘膜；形成在栅极绝缘膜上并形成在与氧化物半导体层重叠的位置上的栅电极层；以及形成在栅极绝缘膜及栅电极层上的保护绝缘膜，栅极绝缘膜的一部分在第二源电极层及第二漏电极层的外侧与氧化物绝缘膜接触。
[0011]此外，本发明的另一个方式是一种半导体装置，该半导体装置包括:氧化物绝缘膜；形成在氧化物绝缘膜上的氧化物半导体层；与氧化物半导体层接触的第一源电极层及第一漏电极层；分别与第一源电极层及第一漏电极层接触并与氧化物半导体层接触的第二源电极层及第二漏电极层；形成在氧化物绝缘膜、氧化物半导体层、第一源电极层、第一漏电极层、第二源电极层及第二漏电极层上的栅极绝缘膜；形成在栅极绝缘膜上并形成在与氧化物半导体层重叠的位置上的栅电极层；以及形成在栅极绝缘膜及栅电极层上的保护绝缘膜，栅极绝缘膜的一部分在第一源电极层及第一漏电极层的外侧与氧化物绝缘膜接触。
[0012]在上述各结构中，第一源电极层及第一漏电极层优选为选自Al、Cr、Cu、Ta、T1、Mo和W中的至少一种的材料或以它们为主要成分的合金材料。
[0013]此外，在上述各结构中，第一源电极层及第一漏电极层的端部优选具有台阶状的形状。
[0014]此外，在上述各结构中，第二源电极层及第二漏电极层优选为选自氮化钽、氮化钛和钌中的至少一种的材料或以它们为主要成分的合金材料。
[0015]此外，在上述各结构中，保护绝缘膜优选为氮化硅膜。
[0016]此外，在上述各结构中，优选氧化物半导体层包含结晶相，并且结晶相的c轴平行于氧化物半导体层的法线向量。
[0017]根据本发明的一个方式，可以提供抑制了氧化物半导体层中的氧缺陷的增加的半导体装置。此外，可以提供电特性良好的半导体装置。此外，可以提供可靠性高的半导体装置。
【专利附图】

【附图说明】
[0018]图1A至图1E是说明半导体装置的截面图及俯视图；
[0019]图2A至图2D是说明半导体装置的制造方法的图；
[0020]图3A至图3D是说明半导体装置的制造方法的图；
[0021]图4A和图4B是说明半导体装置的制造方法的图；
[0022]图5A至图5C是说明半导体装置的截面图及俯视图；
[0023]图6A至图6D是说明半导体装置的制造方法的图；
[0024]图7A至图7D是说明半导体装置的截面图及俯视图；
[0025]图8A和图8B是说明半导体装置的制造方法的图；
[0026]图9A至图9C是说明半导体装置的截面图及俯视图；
[0027]图1OA至图1OC是说明半导体装置的截面图及俯视图；
[0028]图1lA和图1lB是半导体装置的截面图及电路图；
[0029]图12A和图12B是半导体装置的电路图及斜视图；
[0030]图13是半导体装置的方框图；
[0031]图14是半导体装置的截面图；
[0032]图15A至图15C是半导体装置的方框图；
[0033]图16A至图16C是说明可以应用半导体装置的电子设备的图；
[0034]图17A和图17B是示出对IGZO膜和钨膜的叠层进行SMS分析的结果的图；
[0035]图18A和图18B是示出对IGZO膜和氮化钨膜的叠层进行SMS分析的结果的图；
[0036]图19A和图19B是示出对IGZO膜和氮化钛膜的叠层进行SMS分析的结果的图；[0037]图20A和图20B是示出对IGZO膜和氮化钽膜的叠层、IGZO膜和氮化钛膜的叠层进行SIMS分析的结果的图；
[0038]图21A和图21B是示出对IGZO膜和氮化钽膜的叠层、IGZO膜和氮化钛膜的叠层进行SIMS分析的结果的图；
[0039]图22是IGZO膜的相对于蚀刻深度的薄层电阻值的测量结果的图；
[0040]图23A和图23B是IGZO膜的相对于蚀刻深度的薄层电阻值的测量结果的图。
【具体实施方式】
[0041]参照附图对实施方式及实施例进行详细说明。但是，本发明不局限于以下说明，所属【技术领域】的普通技术人员可以很容易地理解一个事实就是其方式及详细内容在不脱离本发明的宗旨及其范围的情况下可以被变换为各种各样的形式。因此，本发明不应该被解释为仅限定在下面所示的实施方式及实施例所记载的内容中。注意，在以下说明的发明的结构中，在不同的附图之间共同使用同一附图标记来表示同一部分或具有同样的功能的部分，而省略其重复说明。
[0042]另外，在本说明书中，在使用极性不同的晶体管的情况或电路工作中的电流方向变化的情况等下，晶体管的“源极”及“漏极”的功能有时互相调换。因此，在本说明书中，术语“源极”和“漏极”可以互相调换。
[0043]实施方式I
[0044]在本实施方式中，使用【专利附图】

【附图说明】本发明的一个方式的半导体装置。
[0045]图1A、图1B、图1C、图1D和图1E是本发明的一个方式的晶体管的俯视图及截面图。图1A示出晶体管的俯视图，图1B相当于沿着图1A所示的点划线Xl-Yl的截面。此外，图1C相当于沿着图1A所示的点划线Vl-Wl的截面。此外，图1D是示出图1B所示的晶体管的各结构的宽度的图。此外，图1E是图1B所示的区域105的放大图。此外，在图1A的俯视图中，为了明确起见，透过或省略要素的一部分而进行图示。
[0046]图1A、图1B、图1C、图1D和图1E所示的晶体管150包括:形成在衬底102上的氧化物绝缘膜104 ;形成在氧化物绝缘膜104上的氧化物半导体层106 ;形成在氧化物半导体层106上的第一源电极层108a及第一漏电极层108b ;形成在第一源电极层108a及第一漏电极层108b的每一个上的第二源电极层IIOa及第二漏电极层IlOb ;形成在氧化物绝缘膜104、氧化物半导体层106、第二源电极层IlOa及第二漏电极层IlOb上的栅极绝缘膜112 ；形成在栅极绝缘膜112上并形成在与氧化物半导体层106重叠的位置上的栅电极层114 ；以及形成在栅极绝缘膜112和栅电极层114上的保护绝缘膜116。此外，也可以在保护绝缘膜116的上方形成其他绝缘层或布线等。
[0047]衬底102不局限于仅是支撑衬底，也可以是形成有其他晶体管等器件的衬底。此时，晶体管150的栅电极层114、第一源电极层108a、第一漏电极层108b、第二源电极层I IOa和第二漏电极层IlOb中的至少一个也可以与上述其他器件电连接。
[0048]氧化物绝缘膜104除了具有防止杂质从衬底102扩散的功能以外，还可以具有将氧供应到氧化物半导体层106的功能，因此使用包含氧的绝缘膜。尤其是，作为氧化物绝缘膜104，更优选使用包含过剩的氧的绝缘膜。包含过剩的氧的氧化物绝缘膜是指通过热处理等可以释放氧的氧化物绝缘膜。作为包含过剩的氧的氧化物绝缘膜，优选采用如下膜，即在热脱附谱分析法中，换算为氧原子时的氧释放量为1.0X1019atomS/Cm3以上的膜。此外，过剩的氧指的是:因热处理而可以在氧化物半导体层中、氧化硅中或氧氮化硅中移动的氧；超过原来的化学计量组成的氧；或者具有填充氧不足所造成的Vo (氧空缺(空孔))的功能的氧。从氧化物绝缘膜104释放的氧可以扩散到氧化物半导体层106的沟道形成区域中，由此可以弥补会形成在氧化物半导体层中的氧缺陷。因此，可以获得稳定的晶体管电特性。
[0049]此外，因为氧化物绝缘膜104以与氧化物半导体层106接触的方式设置，所以可以从氧化物半导体层106的下侧将氧直接扩散到氧化物半导体层106中，并且因为氧化物绝缘膜104以与栅极绝缘膜112接触的方式设置，所以可以通过栅极绝缘膜112从氧化物半导体层106的上侧将氧扩散到氧化物半导体层106中。更具体而言，从氧化物绝缘膜104释放的氧可以从第二源电极层IlOa的外侧(图1B中的左侧)以及从第二漏电极层IlOb的外侧(图1B中的右侧)通过栅极绝缘膜112进入氧化物半导体层106的用作沟道的上侧区域。就是说，栅极绝缘膜112具有在第二源电极层IlOa及第二漏电极层IlOb的外部区域部分接触的结构。
[0050]因此，栅极绝缘膜112夹在第二源电极层IlOa及第二漏电极层IlOb与保护绝缘膜116之间，以可以使从氧化物绝缘膜104释放的氧扩散到氧化物半导体层106的沟道中。因此，作为第二源电极层110a、第二漏电极层IlOb及保护绝缘膜116，使用氧不容易扩散或移动的材料。由此，当通过栅极绝缘膜将氧扩散到氧化物半导体层中时，可以抑制氧扩散或移动到源电极层及漏电极层。
[0051]通过采用这种结构的晶体管，可以从氧化物绝缘膜104及栅极绝缘膜112将过剩的氧供应到氧化物半导体层106的沟道形成区域中，由此利用了氧化物半导体层106的晶体管具有阈值电压为正的常关闭特性。因此，可以提供抑制了氧化物半导体层106中的氧缺陷的增加的半导体装置。此外，可以提供可靠性高的半导体装置。
[0052]此外，当衬底102是形成有其他器件的衬底时，氧化物绝缘膜104还用作层间绝缘膜。在此情况下，优选利用CMP (Chemical Mechanical Polishing ;化学机械抛光)法等进行平坦化处理，以使氧化物绝缘膜104的表面平坦。
[0053]可以用作氧化物半导体层106的氧化物半导体优选至少包含铟(In)或锌(Zn)。或者，该氧化物半导体优选包含In和Zn的双方。在晶体管的制造方法中，详细地说明可以用于氧化物半导体层106的材料和其形成方法。
[0054]此外，为了对将氧化物半导体层用作沟道的晶体管赋予稳定的电特性，降低氧化物半导体层中的杂质浓度，而使氧化物半导体层成为本征或实质上成为本征是有效的。在此，“实质上本征”是指氧化物半导体层的载流子密度小于I X IO1Vcm3,优选小于IXlO15/cm3,更优选小于I X IO1Vcm3O
[0055]此外，在氧化物半导体层中，氢、氮、碳、硅、主要成分以外的金属元素成为杂质。例如，氢和氮形成施主能级，而使载流子密度增大。此外，硅在氧化物半导体层中形成杂质能级。该杂质能级成为陷阱，有时使晶体管的电特性劣化。
[0056]为了使氧化物半导体层成为本征或实质上本征，在SMS分析中，将硅浓度设定为小于 I X 1019atoms/cm3,优选小于 5X 1018atoms/cm3,更优选小于 I X 1018atoms/cm3。此夕卜，将氢浓度设定为2 X 102Clatoms/cm3以下，优选为5 X 1019atoms/cm3以下，更优选为I X 1019atoms/cm3以下,进一步优选为5 X 1018atoms/cm3以下。此外，将氮浓度设定为小于5 X 1019atoms/cm3,优选为 5 X 1018atoms/cm3 以下，更优选为 I X 1018atoms/cm3 以下，进一步优选为 5 X 1017atoms/cm3 以下。
[0057]此外，当氧化物半导体层包含晶体时，如果以高浓度包含硅或碳，则有时氧化物半导体层的结晶性降低。为了防止氧化物半导体层的结晶性的降低，将硅浓度优选设定为小于 I X 1019atoms/cm3,更优选小于 5 X 1018atoms/cm3,进一步优选小于 I X 1018atoms/cm3。此夕卜，将碳浓度设定为小于IX 1019atoms/cm3,更优选小于5 X 1018atoms/cm3,进一步优选小于I X 1018atoms/cm3。
[0058]此外，将如上述那样的高纯度化的氧化物半导体膜用于沟道形成区域的晶体管的关态电流(off-state current)极小，可以使根据晶体管的沟道宽度被规格化的关态电流降低到几yA/ μ m至几ζΑ/ μ m。
[0059]通过降低可以用作氧化物半导体层106的氧化物半导体膜中的局部能级密度，可以对使用了氧化物半导体层106的晶体管赋予稳定的电特性。此外，为了对晶体管赋予稳定的电特性，将利用CPM (ConstantPhotocurrent Method:恒定光电流方法)测量得到的氧化物半导体层106中的局部能级所导致的吸收系数设定为小于lX10_3/cm，优选小于3 X 10 V cm 即可。
[0060]作为第一源电极层108a及第一漏电极层108b，可以使用容易与氧键合的导电材料。例如，可以使用Al、Cr、Cu、Ta、T1、Mo和W等。由于可以使后面的处理温度较高，而特别优选使用熔点高的W。此外，容易与氧键合的导电材料包括氧容易扩散或移动的材料。
[0061]当使容易与氧键合的导电材料与氧化物半导体层接触时，发生氧化物半导体层中的氧扩散或移动到容易与氧键合的导电材料一侧的现象。因为在晶体管的制造工序中有几个加热工序，所以因上述现象而在氧化物半导体层的与源电极或漏电极接触的附近的区域中发生氧缺陷，而该区域η型化。因此，可以使η型化的该区域用作晶体管的源极或漏极。
[0062]但是，当形成沟道长度极短的晶体管时，有时因上述氧缺陷的发生而η型化的区域在晶体管的沟道长度方向上延伸。此时，晶体管的电特性出现阈值电压的漂移或由栅极电压不能控制开关的状态(导通状态)。因此，当形成沟道长度极短的晶体管时，将容易与氧键合的导电材料用于源电极及漏电极是不优选的。
[0063]因此，在本发明的一个方式中，源电极及漏电极采用叠层结构，作为决定沟道长度的第二源电极层IlOa及第二漏电极层IlOb使用不容易与氧键合的导电材料。作为该导电材料，例如优选使用氮化钽、氮化钛等导电氮化物或者钌等。此外，不容易与氧键合的导电材料包括氧不容易扩散或移动的材料。
[0064]此外，在图1A至图1E的结构的晶体管中，沟道长度是指第二源电极层IlOa与第二漏电极层I IOb之间的间隔。
[0065]通过将上述不容易与氧键合的导电材料用于第二源电极层IlOa及第二漏电极层110b，可以抑制在形成于氧化物半导体层106中的沟道形成区域中形成氧缺陷，而可以抑制沟道的η型化。因此，即使是沟道长度极短的晶体管，也可以得到良好的电特性。
[0066]此外，当只使用上述不容易与氧键合的导电材料形成源电极及漏电极时，与氧化物半导体层106的接触电阻过高，因此优选如图1B所示那样，在氧化物半导体层106上形成第一源电极层108a及第一漏电极层108b,而且以覆盖第一源电极层108a及第一漏电极层108b的方式形成第二源电极层IlOa及第二漏电极层110b。[0067]此时，优选使第一源电极层108a或第一漏电极层108b与氧化物半导体层106的接触面积大，并且第二源电极层IlOa或第二漏电极层IlOb与氧化物半导体层106的接触面积小。第一源电极层108a或第一漏电极层108b与氧化物半导体层106接触的区域因氧缺陷的生成而成为η型化的区域。由于该η型化区域而可以降低第一源电极层108a或第一漏电极层108b与氧化物半导体层106的接触电阻。因此，通过使第一源电极层108a或第一漏电极层108b与氧化物半导体层106的接触面积大，也可以使η型化区域的面积大。
[0068]在此，使用图1E说明上述η型化的区域。图1E示出图1B所示的区域105的放大图，在氧化物半导体层106与第一源电极层108a接触的区域中，氧化物半导体层106中的氧被抽出到第一源电极层108a—侧，由此形成η型化区域106a。此外，η型化区域106a是氧化物半导体层106中的氧缺陷多的区域，并且，作为第一源电极层108a的成分，例如作为第一源电极层108a使用钨膜时，钨元素混入到η型化区域106a中。此外，虽然未图示，但是有可能氧化物半导体层106中的氧进入第一源电极层108a中的与氧化物半导体层106接触的区域中，而形成混合层。 [0069]此外，使用氧化物半导体层106和第一源电极层108a的放大图说明区域105，但是在氧化物半导体层106的第一漏电极层108b —侧上也形成上述η型化区域。
[0070]此外，在氧化物半导体层106中，也可以将η型化区域106a用作源极区域或漏极区域。
[0071]此外，通过将不容易与氧键合的导电材料用于第二源电极层IlOa及第二漏电极层110b，当从氧化物绝缘膜104通过栅极绝缘膜112将氧供应到氧化物半导体层106的上侧时，氧很少会扩散或移动到第二源电极层IlOa及第二漏电极层110b，因此可以将氧适当地供应到氧化物半导体层106中。
[0072]作为栅极绝缘膜112，可以使用包含氧化铝、氧化镁、氧化硅、氧氮化硅、氮氧化硅、氮化硅、氧化镓、氧化锗、氧化钇、氧化锆、氧化镧、氧化钕、氧化铪和氧化钽中的一种以上的绝缘膜。此外，栅极绝缘膜112也可以是上述材料的叠层。
[0073]作为栅电极层114，可以使用 Al、T1、Cr、Co、N1、Cu、Y、Zr、Mo、Ru、Ag、Ta 和 W 等的
导电膜。此外，栅电极层114也可以是上述材料的叠层。
[0074]作为保护绝缘膜116，优选使用氧不容易扩散或移动的材料。此外，作为保护绝缘膜116，优选使用膜中的氢含量少的材料。将保护绝缘膜116中的氢含量优选设定为小于5父1017(^3，更优选小于5\1017(^3。通过将保护绝缘膜116中的氢含量设定为上述数值，可以降低晶体管的关态电流。例如，作为保护绝缘膜116，优选使用氮化硅膜、氮氧化硅膜。
[0075]在此，使用图1D所示的截面图说明各结构的间隔。
[0076]将第一源电极层108a与第一漏电极层108b之间的间隔(LI)设定为0.8 μ m以上，优选为1.0 μ m以上。当LI短于0.8 μ m时，不能排除在沟道形成区域发生的氧缺陷的影响，因此晶体管的电特性有可能降低。
[0077]另一方面，可以将第二源电极层IlOa与第二漏电极层IlOb之间的间隔(L2)设定为小于LI的值，例如即使将其设定为30nm以下，也可以得到良好的晶体管的电特性。
[0078]此外，当栅电极层114的宽度为LO时，如图1D所示那样，通过满足LO ^ LI ^ L2(LI为L2以上且LO以下)，可以设置栅电极层114隔着栅极绝缘膜112与源电极层(第一源电极层108a及第二源电极层I IOa)和漏电极层(第一漏电极层108b及第二漏电极层IlOb)重叠的区域。通过采用这种结构，可以提高微型化的晶体管的导通特性(例如，通态电流或场效应迁移率)。
[0079]此外，当将氧化物半导体层106的宽度设定为L3，并且将晶体管150的宽度设定为L4时，L3优选小于I μ m，L4优选为I μ m以上且2.5 μ m以下。通过L3及L4为上述数值，可以实现晶体管的微型化。
[0080]以上是本发明的一个方式中的晶体管，该晶体管的结构可以抑制氧化物半导体层中的氧缺陷的增加。尤其是，该晶体管可以将氧从与氧化物半导体层接触的氧化物绝缘膜和栅极绝缘膜供应到氧化物半导体层中。因此，可以提供呈现良好的电特性并具有良好的长期可靠性的半导体装置。
[0081]注意，本实施方式可以与本说明书所示的其他实施方式或实施例适当地组合。
[0082]实施方式2
[0083]在本实施方式中，使用图2A至图4B说明在实施方式I中说明的图1A至图1E所示的晶体管150的制造方法。
[0084]作为衬底102，可以使用玻璃衬底、陶瓷衬底、石英衬底、蓝宝石衬底等。另外，也可以应用由硅或碳化硅等构成的单晶半导体衬底或多晶半导体衬底、由硅锗等构成的化合物半导体衬底、SOI (Silicon On Insulator:绝缘体上娃)衬底等,还可以使用在上述衬底上设置有半导体元件的衬底。
[0085]可以通过等离子体CVD (Chemical Vapor Deposition:化学气相沉积)法或派射法使用氧化铝、氧化镁、氧化硅、氧氮化硅、氮氧化硅、氧化镓、氧化锗、氧化钇、氧化锆、氧化镧、氧化钕、氧化铪和氧化钽等氧化物绝缘膜或者这些的混合材料形成氧化物绝缘膜104。此外，也可以使用上述材料的叠层，至少与氧化物半导体层106接触的上层使用能用作对氧化物半导体层106的氧供应源的包含氧的材料形成。
[0086]此外，也可以利用离子注入法、离子掺杂法、等离子体浸没离子注入法等对氧化物绝缘膜104添加氧。通过添加氧，可以使氧化物绝缘膜104还包含过剩的氧。
[0087]接着，利用派射法、CVD法、MBE (Molecular Beam Epitaxy:分子束外延)法、ALD(Atomic Layer Deposition:原子层沉积)法或 PLD (Pulse Laser Deposition:脉冲激光淀积)法在氧化物绝缘膜104上形成氧化物半导体膜，对其选择性地进行蚀刻，来形成氧化物半导体层106 (参照图2A)。此外，也可以在进行蚀刻之前进行加热工序。
[0088]可以用作氧化物半导体层106的氧化物半导体优选至少包含铟(In)或锌(Zn)。或者，优选包含In和Zn的双方。另外，为了减少使用该氧化物半导体的晶体管的电特性偏差，除了上述元素以外，优选还包含稳定剂(stabilizer)。
[0089]作为稳定剂，可以举出镓(Ga)、锡(Sn)、铪(Hf)、铝(Al)或锆(Zr)等。另外，作为其他稳定剂，可以举出镧系元素的镧(La)、铈(Ce)、镨(Pr)、钕(Nd)、钐(Sm)、铕(Eu)、钆(Gd)、铽(Tb)、镝(Dy)、钦(Ho)、铒(Er)、铥(Tm)、镱(Yb)、镥(Lu)等。
[0090]例如，作为氧化物半导体，可以使用:氧化铟、氧化锡、氧化锌；In-Zn氧化物、Sn-Zn氧化物、Al-Zn氧化物、Zn-Mg氧化物、Sn-Mg氧化物、In-Mg氧化物、In-Ga氧化物、In-Ga-Zn氧化物、In-Al-Zn氧化物、In-Sn-Zn氧化物、Sn-Ga-Zn氧化物、Al-Ga-Zn氧化物、Sn-Al-Zn氧化物、In-Hf-Zn氧化物、In-La-Zn氧化物、In-Ce-Zn氧化物、In-Pr-Zn氧化物、In-Nd-Zn 氧化物、In-Sm-Zn 氧化物、In-Eu-Zn 氧化物、In-Gd-Zn 氧化物、In-Tb-Zn 氧化物、In-Dy-Zn 氧化物、In-Ho-Zn 氧化物、In-Er-Zn 氧化物、In-Tm-Zn 氧化物、In-Yb-Zn 氧化物、In-Lu-Zn 氧化物、In-Sn-Ga-Zn 氧化物、In-Hf-Ga-Zn 氧化物、In-Al-Ga-Zn 氧化物、In-Sn-Al-Zn 氧化物、In-Sn-Hf-Zn 氧化物、In-Hf-Al-Zn 氧化物。
[0091]注意，在此，例如In-Ga-Zn氧化物是指作为主要成分具有In、Ga和Zn的氧化物，对于In、Ga、Zn的比率没有限制。此外，也可以包含In、Ga、Zn以外的金属元素。此外，在本说明书中，将由In-Ga-Zn氧化物构成的膜称为IGZO膜。
[0092]另外，也可以使用以InMO3 (ZnO)m (m>0，且m不是整数)表示的材料。注意，M表不选自Ga、Fe、Mn和Co中的一种金属兀素或多种金属兀素。另外，也可以使用以In2SnO5(ZnO)n (n>0，且η是整数)表示的材料。
[0093]此外，当形成氧化物半导体膜时，优选使用溅射法。作为溅射法，可以使用RF溅射法、DC溅射法、AC溅射法等。尤其是，因为可以减少进行成膜时发生的尘屑并可以使膜厚度分布均匀，所以使用DC溅射法是优选的。
[0094]氧化物半导体膜大致分为非单晶氧化物半导体膜和单晶氧化物半导体膜。非单晶氧化物半导体膜是指 CAAC-OS (C Axis Aligned Crystalline Oxide Semiconductor:C 轴取向晶体氧化物半导体)膜、多晶氧化物半导体膜、微晶氧化物半导体膜以及非晶氧化物半导体膜等。
[0095]首先，说明CAAC-OS膜。
[0096]CAAC-OS膜是包括多个c轴取向的结晶部的氧化物半导体膜之一。
[0097]在CAAC-0S 膜的透射电子显微镜(TEM !Transmission Electron Microscope)图像中，观察不到结晶部与结晶部之间的明确的边界，即晶界(grain boundary)。因此,在CAAC-OS膜中，不容易发生起`因于晶界的电子迁移率的降低。
[0098]由利用TEM所得到的大致平行于样品面的方向上的CAAC-OS膜的图像(截面TEM图像)可知，在结晶部中金属原子排列为层状。各金属原子层具有反映了被形成CAAC-OS膜的面(也称为被形成面)或CAAC-OS膜的顶面的凸凹的形状并以平行于CAAC-OS膜的被形成面或顶面的方式排列。
[0099]注意，在本说明书中，“平行”是指两条直线形成的角度为-10°以上且10°以下，因此也包括角度为-5°以上且5°以下的情况。另外，“垂直”是指两条直线形成的角度为80°以上且100°以下，因此也包括85°以上且95°以下的角度的情况。
[0100]另一方面，根据从大致垂直于样品面的方向观察的CAAC-OS膜的TEM图像(平面TEM图像)可知，在结晶部中金属原子排列为三角形状或六角形状。但是，在不同的结晶部之间，金属原子的排列没有规律性。
[0101]由截面TEM图像以及平面TEM图像可知，CAAC-OS膜的结晶部具有取向性。
[0102]注意，CAAC-OS膜所包含的结晶部几乎都是可以收容在一个边长小于IOOnm的立方体内的尺寸。因此，有时包含在CAAC-OS膜中的结晶部为能够收容在一个边长小于10nm、小于5nm或小于3nm的立方体内的尺寸。但是，有时包含在CAAC-OS膜中的多个结晶部联结，从而形成一个大结晶区域。例如，在平面TEM图像中有时会观察到2500nm2以上、5 μ m2以上或1000 μ m2以上的结晶区域。
[0103]使用X射线衍射(XRD:X_Ray Diffraction)装置对CAAC-0S膜进行结构分析。例如，在利用out-of-plane法来分析具有InGaZnO4的晶体的CAAC-OS膜时，有时在衍射角度(2 θ )为31°附近出现峰值。由于该峰值源自InGaZnO4的晶体的(009)面，由此可知CAAC-OS膜的晶体具有c轴取向性，并且c轴朝向大致垂直于CAAC-OS膜的被形成面或顶面的方向。
[0104]另一方面，当利用从大致垂直于c轴的方向使X线入射到样品的in-plane法分析CAAC-OS膜时，有时在2 Θ为56°附近出现峰值。该峰值来源于InGaZnO4晶体的(110)
面。在此，在将2 Θ固定为56°附近并在以样品面的法线向量为轴(φ轴)旋转样品的条件
下进行分析C f#描)。在该样品是InGaZnO4的单晶氧化物半导体膜时，出现六个峰值，该
六个峰值来源于与(110)面等价的结晶面。另一方面，当该样品是CAAC-OS膜时，即使在将2Θ固定为56°附近的状态下进行零扫描也不能观察到明确的峰值。
[0105]由上述结果可知，在具有c轴取向的CAAC-OS膜中，虽然a轴及b轴的方向在不同的结晶部之间不规律，但是c轴都朝向平行于被形成面或顶面的法线向量的方向。因此，在上述截面TEM图像中观察到的排列为层状的各金属原子层相当于与晶体的ab面平行的面。
[0106]注意，结晶部在形成CAAC-OS膜或进行热处理等晶化处理时形成。如上所述，晶体的c轴朝向平行于CAAC-OS膜的被形成面或顶面的法线向量的方向。由此，例如，当CAAC-OS膜的形状因蚀刻等而发生改变时，晶体的c轴也不一定平行于CAAC-OS膜的被形成面或顶面的法线向量。
[0107]此外，CAAC-OS膜中的c轴取向的结晶部的分布也可以不均匀。例如，在CAAC-0S膜的结晶部通过从CAAC-OS膜的顶面附近产生的晶体生长而形成的情况下，有时顶面附近的区域的c轴取向的结晶部的比例会高于被形成面附近的区域。另外，在对CAAC-OS膜添加杂质时，有时被添加了杂质的区域变化，而形成部分性地c轴取向的结晶部的比例不同的区域。
[0108]注意,在通过out-of-plane法分析包含InGaZnO4晶体的CAAC-0S膜的情况下，除了 2Θ为31°附近的峰值之外，有时还观察到2 Θ为36。附近的峰值。2Θ为36。附近的峰值表示在CAAC-OS膜的一部分中包含不具有c轴取向性的晶体。优选的是，CAAC-OS膜在2Θ为31°附近出现峰值，而在2 Θ为36°附近不出现峰值。
[0109]CAAC-OS膜是杂质浓度低的氧化物半导体膜。杂质是指氢、碳、硅以及过渡金属元素等氧化物半导体膜的主要成分以外的元素。尤其是，与氧的键合力比构成氧化物半导体膜的金属元素强的硅等元素会夺取氧化物半导体膜中的氧，从而打乱氧化物半导体膜的原子排列，导致结晶性下降。另外，由于铁或镍等的重金属、氩、二氧化碳等的原子半径(或分子半径)大，所以如果包含在氧化物半导体膜内，也会打乱氧化物半导体膜的原子排列，导致结晶性下降。此外，包含在氧化物半导体膜中的杂质有时会成为载流子陷阱或载流子发生源。
[0110]另外，CAAC-OS膜是缺陷能级密度低的氧化物半导体膜。例如，氧化物半导体膜中的氧缺陷有时会成为载流子陷阱，或因俘获氢而成为载流子发生源。
[0111]将杂质浓度低且缺陷能级密度低(氧缺陷少)的状态称为“高纯度本征”或“实质上高纯度本征”。在高纯度本征或实质上高纯度本征的氧化物半导体膜中载流子发生源少，所以可以降低载流子密度。因此，采用了该氧化物半导体膜的晶体管很少具有负阈值电压的电特性(也称为常导通)。此外，在高纯度本征或实质上高纯度本征的氧化物半导体膜中载流子陷阱少。因此，采用了该氧化物半导体膜的晶体管的电特性变动小，于是成为可靠性高的晶体管。注意，被氧化物半导体膜的载流子陷阱俘获的电荷直到被释放所需要的时间长，有时会像固定电荷那样动作。所以，采用了杂质浓度高且缺陷能级密度高的氧化物半导体膜的晶体管有时电特性不稳定。
[0112]此外，在采用了 CAAC-OS膜的晶体管中，由可见光或紫外光的照射导致的电特性
变动小。
[0113]接下来，说明微晶氧化物半导体膜。
[0114]在使用TEM观察微晶氧化物半导体膜时的图像中，有时无法明确地确认到结晶部。微晶氧化物半导体膜中含有的结晶部的尺寸大多为Inm以上且IOOnm以下，或Inm以上且IOnm以下。尤其是，将具有尺寸为Inm以上且IOnm以下或Inm以上且3nm以下的微晶的纳米晶体(nc:nanocrystal)的氧化物半导体膜称为nc_0S (nanocrystalline OxideSemiconductor)膜。另外，例如在使用TEM观察nc_0S膜时，有时无法明确地确认到晶粒界面。
[0115]nc-0S膜在微小区域(例如Inm以上且IOnm以下的区域,特别是Inm以上且3nm以下的区域)中其原子排列具有周期性。另外，nc-OS膜在不同的结晶部之间观察不到晶体取向的规律性。因此，在膜整体中观察不到取向性。所以，有时nc-OS膜在某些分析方法中与非晶氧化物半导体膜没有差别。例如，在通过利用使用直径比结晶部大的X射线的XRD装置对nc-OS膜进行结构分析时，在out-of-plane法的分析中检测不出表示结晶面的峰值。此外，在通过使用探针的直径大于结晶部的电子束(例如，50nm以上)来获得的nc-OS膜的选定区域电子衍射中，观察到类似光晕图案的衍射图案。另一方面，在通过使用探针的直径接近于或小于结晶部的电子束(例如，Inm以上且30nm以下)来获得的nc_0S膜的纳米束电子衍射图案中，观察到斑点。另外，在nc-OS膜的纳米束电子衍射图案中，有时观察到如圆圈那样的(环状的)亮度高的区域。而且，在nc-OS膜的纳米束电子衍射图案中，有时还观察到环状的区域内的多个斑点。
[0116]nc-OS膜是比非晶氧化物半导体膜规律性高的氧化物半导体膜。因此，nc-OS膜的缺陷能级密度比非晶氧化物半导体膜低。但是，nc-OS膜在不同的结晶部之间观察不到晶面取向的规律性。所以，nc-OS膜的缺陷能级密度比CAAC-OS膜高。
[0117]注意，氧化物半导体膜例如也可以是包括非晶氧化物半导体膜、微晶氧化物半导体膜和CAAC-OS膜中的两种以上的叠层膜。
[0118]CAAC-OS膜例如可以使用多晶的氧化物半导体溅射靶材且利用溅射法形成。当离子碰撞到该溅射靶材时，有时包含在溅射靶材中的结晶区域沿着a-b面劈开，具有平行于a-b面的面的平板状或颗粒状的溅射粒子剥离。此时，通过使该平板状的溅射粒子在保持结晶状态的情况下到达衬底，可以形成CAAC-OS膜。
[0119]另外，为了形成CAAC-OS膜，优选采用如下条件。
[0120]通过降低成膜时的杂质的混入，可以抑制因杂质导致的结晶状态的破坏。例如，可以降低存在于成膜室内的杂质(氢、水、二氧化碳及氮等)即可。另外，只要降低成膜气体中的杂质即可。具体而言，使用露点为-80°C以下、优选为-100°C以下的成膜气体。
[0121]另外，通过增高成膜时的衬底加热温度，在溅射粒子到达衬底之后发生溅射粒子的迁移。具体而言，将衬底加热温度设定为100°C以上且740°C以下，优选为200°C以上且5000C以下来进行成膜。通过增高成膜时的衬底加热温度，当平板状的溅射粒子到达衬底时，在该衬底上发生迁移，溅射粒子的平坦的面附着到衬底。
[0122]另外，优选的是，通过增高成膜气体中的氧的比例并对电力进行优化，减轻成膜时的等离子体损伤。将成膜气体中的氧的比例设定为30vol.%以上，优选为100vol.%。
[0123]以下，作为溅射靶材的一个例子示出In-Ga-Zn-O化合物靶材。
[0124]通过将InOx粉末、GaOY粉末及ZnOz粉末以规定的摩尔数比混合，并进行加压处理，然后在1000°C以上且1500°C以下的温度下进行热处理，由此得到多晶的In-Ga-Zn-O化合物靶材。另外，X、Y及Z为任意正数。另外，粉末的种类及混合粉末时的摩尔数比可以根据所制造的溅射靶材适当地改变即可。
[0125]接着，优选进行第一热处理。在250°C以上且650°C以下，优选为300°C以上且500°C以下的温度下且在惰性气体气氛、包含IOppm以上的氧化气体的气氛或减压状态下进行第一热处理，即可。也可以在惰性气体气氛下进行热处理之后，为了弥补脱离的氧而包含IOppm以上的氧化气体的气氛下进行第一热处理。通过第一热处理，可以提高氧化物半导体层106的结晶性，并可以从氧化物绝缘膜104及氧化物半导体层106去除氢或水等杂质。此外，也可以在用来形成氧化物半导体层106的蚀刻之前进行第一热处理。
[0126]接着，在氧化物半导体层106上形成成为第一源电极层108a及第一漏电极层108b的第一导电膜108 (参照图2B)。作为第一导电膜108，可以使用Al、Cr、Cu、Ta、T1、Mo、W或以这些元素为主要成分的合金材料。例如，利用溅射法等形成IOOnm厚的钨膜。
[0127]接着，在第一导电膜108上形成抗蚀剂掩模190a、抗蚀剂掩模190b (参照图2C)。
[0128]接着，将抗蚀剂掩模190a、抗蚀剂掩模190b用作掩模，以在氧化物半导体层106上使第一导电膜108断开的方式对第一导电膜108进行蚀刻,来形成第一源电极层108a及第一漏电极层108b，然后去除抗蚀剂掩模190a、抗蚀剂掩模190b (参照图2D)。
[0129]此时，由于第一导电膜108的过蚀刻，如图2D所示那样，氧化物半导体层106具有其一部分被蚀刻的形状。但是，当第一导电膜108和氧化物半导体层106的蚀刻选择比大时，氧化物半导体层106具有几乎不被蚀刻的形状。
[0130]此外，由于第一导电膜108的过蚀刻，如图2D所示那样，可以具有氧化物绝缘膜104的一部分，更具体而言，第一源电极层108a及第一漏电极层108b的外侧被蚀刻的形状。
[0131]接着，在氧化物半导体层106、第一源电极层108a及第一漏电极层108b上形成成为第二源电极层I IOa及第二漏电极层IlOb的第二导电膜110(参照图3A)。作为第二导电膜110可以使用氮化钽、氮化钛等导电氮化物、钌或以这些为主要成分的合金材料。例如，利用溅射法等形成20nm厚的氮化钽膜。
[0132]接着，以在氧化物半导体层106上使第二导电膜110分开的方式对第二导电膜110进行蚀刻，形成第二源电极层IlOa及第二漏电极层IlOb (参照图3B)。此时，如图3B所示的形状那样，也可以氧化物半导体层106可以具有其一部分被蚀刻的形状。此外，虽然未图示，但是当对第二源电极层IlOa及第二漏电极层IlOb进行蚀刻时，可以具有氧化物绝缘膜104的一部分，更具体而言，第二源电极层IlOa及第二漏电极层IlOb的外部区域被蚀刻的形状。
[0133]此外，当形成沟道长度(第二源电极层IlOa与第二漏电极层IlOb之间)极短的晶体管时，首先将第二导电膜110蚀刻为覆盖第一源电极层108a及第一漏电极层108b的形状，然后使用电子束露光等适合于细线加工的方法进行抗蚀剂掩模加工，并且进行蚀刻，由此可以形成第二源电极层IlOa及第二漏电极层110b。此外，如果作为该抗蚀剂掩模使用正型抗蚀剂，贝1J可以使露光区域缩减到最小限度，而可以提高吞吐量(throughput)。通过使用这种方法，可以形成其沟道长度为30nm以下的晶体管。
[0134]接着，优选进行第二热处理。可以在与第一热处理相同的条件下进行第二热处理。通过第二热处理，可以从氧化物半导体层106进一步去除氢或水等杂质。
[0135]接着，在氧化物绝缘膜104、氧化物半导体层106、第二源电极层IlOa及第二漏电极层IlOb上形成栅极绝缘膜112 (参照图3C)。作为栅极绝缘膜112，可以使用氧化铝、氧化镁、氧化硅、氧氮化硅、氮氧化硅、氮化硅、氧化镓、氧化锗、氧化钇、氧化锆、氧化镧、氧化钕、氧化铪和氧化钽等。此外，栅极绝缘膜112也可以是上述材料的叠层。可以使用溅射法、CVD法、MBE法、ALD法或PLD法等形成栅极绝缘膜112。
[0136]此外，优选在形成栅极绝缘膜112之后，对栅极绝缘膜112连续地进行热处理。例如，使用PE-CVD装置形成栅极绝缘膜112，在真空中对栅极绝缘膜112连续地进行热处理。由于该热处理而可以从栅极绝缘膜112中去除氢、水分等。通过进行该热处理，可以形成脱水化或脱氢化的致密的栅极绝缘膜112。
[0137]接着，在栅极绝缘膜112上形成成为栅电极层114的第三导电膜113，然后在所希望的区域上形成抗蚀剂掩模192 (参照图3D)。作为第三导电膜113，可以使用Al、T1、Cr、Co、N1、Cu、Y、Zr、Mo、Ru、Ag、Ta、W或以这些元素为主要成分的合金材料。可以利用溅射法等形成第三导电膜113。
[0138]接着，在对第三导电膜113进行蚀刻，形成栅电极层114之后，去除抗蚀剂掩模192(参照图4A)。
[0139]接着，在栅极绝缘膜112及栅电极层114上形成保护绝缘膜116 (参照图4B)。作为保护绝缘膜116，优选使用氧不容易扩散或移动的材料。此外，作为保护绝缘膜116，优选使用膜中的氢含量少的材料。将保护绝缘膜116中的氢含量优选设定为小于5X 1019/cm3，更优选小于5X1018/cm3。通过将保护绝缘膜116中的氢含量设定为上述数值，可以降低晶体管的关态电流。
[0140]例如,作为保护绝缘膜116，优选使用氮化硅膜、氮氧化硅膜。此外,可以使用溅射法、CVD法、MBE法、ALD法或PLD法等形成保护绝缘膜116。尤其是，当作为保护绝缘膜116使用溅射法形成氮化硅膜时，膜中的水、氢含量少，所以是优选的。
[0141]接着，优选进行第三热处理。可以在与第一热处理相同的条件下进行第三热处理。通过第三热处理，氧从氧化物绝缘膜104、栅极绝缘膜112容易地释放，因此可以降低氧化物半导体层106中的氧缺陷。
[0142]通过上述工序,可以制造图1A至图1E所示的晶体管150。
[0143]注意，本实施方式可以与本说明书所示的其他实施方式或实施例适当地组合。
[0144]实施方式3
[0145]在本实施方式中，使用图5A至图5C以及图6A至图6D说明具有与在实施方式I中说明的晶体管不同的结构的晶体管。
[0146]图5A、图5B和图5C是本发明的一个方式的晶体管的俯视图及截面图。图5A是晶体管的俯视图，图5B相当于沿着图5A所示的点划线X2-Y2的截面。此外，图5C相当于沿着图5A所示的点划线V2-W2的截面。注意，在图5A的俯视图中，为了明确起见，透过或省略要素的一部分而进行图示。此外，使用相同的附图标记来表示与实施方式I所示的晶体管相同的部分或具有与实施方式I所示的晶体管相同的功能的部分，省略其重复说明。
[0147]图5A、图5B和图5C所示的晶体管152包括:形成在衬底102上的氧化物绝缘膜104 ;形成在氧化物绝缘膜104上的氧化物半导体层106 ;形成在氧化物半导体层106上的第一源电极层168a及第一漏电极层168b ;形成在第一源电极层168a及第一漏电极层168b的每一个上的第二源电极层IlOa及第二漏电极层IlOb ;形成在氧化物绝缘膜104、氧化物半导体层106、第二源电极层IlOa及第二漏电极层IlOb上的栅极绝缘膜112 ;形成在栅极绝缘膜112上并形成在与氧化物半导体层106重叠的位置上的栅电极层114 ;以及形成在栅极绝缘膜112和栅电极层114上的保护绝缘膜116。此外，也可以在保护绝缘膜116的上方形成其他绝缘层或布线等。
[0148]本实施方式所示的晶体管152与实施方式I所示的晶体管150不同之处在于:第一源电极层168a及第一漏电极层168b的形状。此外,形成在第一源电极层168a及第一漏电极层168b的上方的第二源电极层110a、第二漏电极层110b、栅极绝缘膜112、栅电极层114和保护绝缘膜116也具有与第一源电极层168a及第一漏电极层168b的形状相对应的形状。
[0149]通过将第一源电极层168a及第一漏电极层168b形成为如图5B所示的台阶形状，可以提高第二源电极层110a、第二漏电极层IlOb和栅极绝缘膜112的覆盖性。此外，当提高栅极绝缘膜112的覆盖性时，从氧化物绝缘膜104释放的氧通过栅极绝缘膜112容易地扩散到氧化物半导体层106中的用作的沟道的上侧部分的结构。
[0150]在此，使用图6A至图6D说明晶体管152的制造方法。
[0151]通过与直到图2C为止的晶体管150的制造方法相同的制造方法，进行到图6A所示的工序之前的工序(参照图6A)。此外，图6A与图2C所示的截面结构相同。
[0152]接着，使用抗蚀剂掩模190a、抗蚀剂掩模190b对第一导电膜108进行蚀刻，形成第一源电极层108a及第一漏电极层108b (参照图6B)。
[0153]接着，通过灰化缩退或减小抗蚀剂掩模190a、抗蚀剂掩模190b，来形成抗蚀剂掩模194a、抗蚀剂掩模194b (参照图6C)。
[0154]接着，使用抗蚀剂掩模194a、抗蚀剂掩模194b对第一源电极层108a及第一漏电极层108b进行蚀刻，然后去除抗蚀剂掩模194a、抗蚀剂掩模194b，来形成第一源电极层168a及第一漏电极层168b (参照图6D)。
[0155]由此，通过多次交替进行通过灰化缩退或减小抗蚀剂掩模的工序与蚀刻的工序，可以将第一源电极层168a及第一漏电极层168b的端部形成为台阶形状。
[0156]此外，可以通过作为以后的工序进行与上述实施方式所示的晶体管150相同的制造工序,制造本实施方式所示的晶体管152。
[0157]以上是本发明的一个方式中的晶体管，该晶体管的结构可以抑制氧化物半导体层中的氧缺陷的增加。尤其是，该晶体管可以从与氧化物半导体层接触的氧化物绝缘膜以及将氧从栅极绝缘膜供应到氧化物半导体层中。因此，可以提供呈现良好的电特性并具有良好的长期可靠性的半导体装置。
[0158]注意，本实施方式可以与本说明书所示的其他实施方式或实施例适当地组合。[0159]实施方式4
[0160]在本实施方式中，使用图7A至图7D以及图8A和图8B说明具有与在实施方式I中说明的晶体管不同的结构的晶体管。
[0161]图7A、图7B、图7C和图7D是本发明的一个方式的晶体管的俯视图及截面图。图7A是晶体管的俯视图，图7B相当于沿着图7A所示的点划线X3-Y3的截面。此外，图7C相当于沿着图7A所示的点划线V3-W3的截面。此外，图7D是示出图7B所示的晶体管的各结构的宽度的图。注意，在图7A的俯视图中，为了明确起见，透过或省略要素的一部分而进行图示。此外，使用相同的附图标记来表示与实施方式I所示的晶体管相同的部分或具有与实施方式I所示的晶体管相同的功能的部分，省略其重复说明。
[0162]图7A、图7B、图7C和图7D所示的晶体管154包括:形成在衬底102上的氧化物绝缘膜104 ;形成在氧化物绝缘膜104上的氧化物半导体层106 ;形成在氧化物半导体层106上的第一源电极层108a及第一漏电极层108b ;形成在第一源电极层108a及第一漏电极层108b的每一个上的第二源电极层IIOa及第二漏电极层IlOb ;形成在氧化物绝缘膜104、氧化物半导体层106、第二源电极层IlOa及第二漏电极层IlOb上的栅极绝缘膜112 ;形成在栅极绝缘膜112上并形成在与氧化物半导体层106重叠的位置上的栅电极层174 ；以及形成在栅极绝缘膜112和栅电极层174上的保护绝缘膜116。此外，也可以在保护绝缘膜116的上方形成其他绝缘层或布线等。
[0163]本实施方式所示的晶体管154与实施方式I所示的晶体管150不同之处在于:栅电极层174的形状。在晶体管150中，栅电极层114设置在与第一源电极层108a、第一漏电极层108b、第二源电极层IlOa及第二漏电极层IlOb重叠的位置上，但是在本实施方式所示的晶体管154中，栅电极层174设置在与第二源电极层IIOa及第二漏电极层IlOb重叠的位置上。换言之，在与第一源电极层108a及第一漏电极层108b重叠的位置上没有设置栅电极层174。
[0164]在此，使用图7D所示的截面图说明各结构的间隔。
[0165]将第一源电极层108a与第一漏电极层108b之间的间隔(LI)设定为0.8 μ m以上，优选为1.0 μ m以上。当LI短于0.8 μ m时，不能排除在沟道形成区域发生的氧缺陷的影响，因此晶体管的电特性有可能降低。
[0166]另一方面，可以将第二源电极层IlOa与第二漏电极层IlOb之间的间隔(L2)设定为小于LI的值，例如即使将其设定为30nm以下，也可以得到良好的晶体管的电特性。
[0167]此外，当将栅电极层174的宽度设为LO时，通过满足LI≤LO≤L2 (L0是L2以上且LI以下)，可以尽量降低栅极与漏极之间以及栅极与源极之间的寄生电容，而可以提高晶体管的频率特性。例如，可以将LO设定为40nm。此外，为了获得良好的晶体管电特性，优选将L0-L2设定为2nm以上且20nm以下且将L1-L2设定为20nm以上且I μ m以下。
[0168]注意，在不需要高频率特性的晶体管中，如图1B所示那样，也可以满足LO ^ LI ^ L2CL1为L2以上且LO以下)。在这样的结构中，可以降低形成栅电极时的工序的难易度。
[0169]此外，当将氧化物半导体层106的宽度设定为L3，并且将晶体管154的宽度设定为L4时，L3优选小于I μ m，L4优选为I μ m以上且2.5 μ m以下。通过将L3及L4设定为上述数值，可以实现晶体管的微型化。[0170]在此，使用图8A和图8B说明晶体管154的制造方法。
[0171]通过与直到图3D为止的晶体管150的制造方法相同的制造方法，进行到图8A所示的工序之前的工序(参照图8A)。此外，图3D所示的截面与图8A所示的截面之间的不同之处在于:抗蚀剂掩模196的形状。
[0172]此外，作为抗蚀剂掩模196，优选使用对利用光刻法等形成的掩模进行缩小(slimming)处理而得到具有更微细的图案的掩模。作为缩小处理，例如可以适用使用了自由基状态的氧(氧自由基)等的灰化处理。由于缩小处理，可以使利用光刻法等形成的掩模微细化，将其线宽度降低到露光装置的分辨率极限以下，优选为1/2以下，更优选为1/3以下。例如，可以将线宽度设定为20nm以上且2000nm以下，优选为50nm以上且350nm以下。
[0173]接着，使用抗蚀剂掩模196对第三导电膜113进行蚀刻，来形成栅电极层174，然后去除抗蚀剂掩模196 (参照图8B)。
[0174]此外，通过作为以后的工序进行与上述实施方式所示的晶体管150相同的制造工序，可以制造本实施方式所示的晶体管154。
[0175]以上是本发明的一个方式中的晶体管，该晶体管的结构可以抑制氧化物半导体层中的氧缺陷的增加。尤其是，该晶体管可以将氧从与氧化物半导体层接触的氧化物绝缘膜以及从栅极绝缘膜供应到氧化物半导体层中。因此，可以提供呈现良好的电特性并具有良好的长期可靠性的半导体装置。
[0176]注意，本实施方式可以与本说明书所示的其他实施方式或实施例适当地组合。
[0177]实施方式5
[0178]在本实施方式中，使用图9A至图9C以及图1OA至图1OC说明具有与在实施方式I中说明的晶体管不同的结构的晶体管。
[0179]首先，说明图9A至图9C所示的晶体管156。
[0180]图9A、图9B和图9C是本发明的一个方式的晶体管的俯视图及截面图。图9A是晶体管的俯视图，图9B相当于沿着图9A所示的点划线X4-Y4的截面。此外，图9C相当于沿着图9A所示的点划线V4-W4的截面。注意,在图9A的俯视图中，为了明确起见,透过或省略要素的一部分而进行图示。此外，使用相同的附图标记来表示与实施方式I所示的晶体管相同的部分或具有与实施方式I所示的晶体管相同的功能的部分，省略其重复说明。
[0181]图9A、图9B和图9C所示的晶体管156包括:形成在衬底102上的氧化物绝缘膜104 ;形成在氧化物绝缘膜104上的氧化物半导体层106 ;形成在氧化物半导体层106上的第一源电极层168a及第一漏电极层168b ;形成在第一源电极层168a及第一漏电极层168b的每一个上的第二源电极层IlOa及第二漏电极层IlOb ;形成在氧化物绝缘膜104、氧化物半导体层106、第二源电极层IlOa及第二漏电极层IlOb上的栅极绝缘膜112 ;形成在栅极绝缘膜112上并形成在与氧化物半导体层106重叠的位置上的栅电极层174 ；以及形成在栅极绝缘膜112和栅电极层174上的保护绝缘膜116。此外，也可以在保护绝缘膜116的上方形成其他绝缘层或布线等。
[0182]本实施方式所示的晶体管156与实施方式I所示的晶体管150不同之处在于:第一源电极层168a、第一漏电极层168b和栅电极层174的形状。此外，形成在第一源电极层168a及第一漏电极层168b的上方的第二源电极层110a、第二漏电极层110b、栅极绝缘膜112、栅电极层174和保护绝缘膜116也具有与第一源电极层168a及第一漏电极层168b的形状相对应的形状。
[0183]此外，在晶体管150中，栅电极层114设置在与第一源电极层108a、第一漏电极层108b、第二源电极层IlOa及第二漏电极层IlOb重叠的位置上，但是在本实施方式所示的晶体管156中，栅电极层174设置在与第二源电极层IlOa及第二漏电极层IlOb重叠的位置上。换言之，在与第一源电极层168a及第一漏电极层168b重叠的位置上没有设置栅电极层 174。
[0184]作为其他结构参照上述实施方式所示的晶体管152及晶体管154的制造方法，由此可以制造本实施方式所示的晶体管156。
[0185]接着，说明图1OA至图1OC所示的晶体管158。
[0186]图10A、图1OB和图1OC所示的晶体管158包括:形成在衬底102上的氧化物绝缘膜104 ;形成在氧化物绝缘膜104上的氧化物半导体层106 ;形成在氧化物半导体层106上的第一源电极层178a及第一漏电极层178b ;形成在第一源电极层178a及第一漏电极层178b的每一个上的第二源电极层180a及第二漏电极层180b ;形成在氧化物绝缘膜104、氧化物半导体层106、第二源电极层180a及第二漏电极层180b上的栅极绝缘膜112 ;形成在栅极绝缘膜112上并形成在与氧化物半导体层106重叠的位置上的栅电极层174 ;以及形成在栅极绝缘膜112和栅电极层174上的保护绝缘膜116。此外，也可以在保护绝缘膜116的上方形成其他绝缘层或布线等。
[0187]本实施方式所示的晶体管158与实施方式I所示的晶体管150不同之处在于:第一源电极层178a、第一漏电极层178b、第二源电极层180a及第二漏电极层180b的形状以及栅电极层174的形状不同。此外，形成在第一源电极层178a及第一漏电极层178b的上方的第二源电极层180a、第二漏电极层180b、栅极绝缘膜112、栅电极层174和保护绝缘膜116也具有与第一源电极层178a及第一漏电极层178b的形状相对应的形状。
[0188]通过将第一源电极层178a及第一漏电极层178b形成为如图1OB所示的形状，可以提高第二源电极层180a、第二漏电极层180b和栅极绝缘膜112的覆盖性。
[0189]此外，在沟道长度方向上的截面(图10B)中，第二源电极层180a及第二漏电极层180b设置在第一源电极层178a及第一漏电极层178b的内侧。如此，第二源电极层180a及第二漏电极层180b至少设置在氧化物半导体层106的成为沟道长度的区域中即可，也可以不覆盖第一源电极层178a及第一漏电极层178b。注意，如上述实施方式所示的晶体管那样，通过由第二源电极层及第二漏电极层覆盖第一源电极层及第一漏电极层，氧扩散或移动到第一源电极层及第一漏电极层的侧面的可能性降低，因此可以将氧从氧化物绝缘膜通过栅极绝缘膜适当地供应到氧化物半导体层。
[0190]以上是本发明的一个方式中的晶体管，该晶体管的结构可以抑制氧化物半导体层中的氧缺陷的增加。尤其是，该晶体管可以将氧从与氧化物半导体层接触的氧化物绝缘膜以及从栅极绝缘膜供应到氧化物半导体层中。因此，可以提供呈现良好的电特性并具有良好的长期可靠性的半导体装置。
[0191]注意，本实施方式可以与本说明书所示的其他实施方式或实施例适当地组合。
[0192]实施方式6
[0193]在本实施方式中，参照附图对半导体装置(存储装置)的一个例子进行说明，该半导体装置(存储装置)使用本发明的一个方式的晶体管，即使在没有电力供应的情况下也能够保持存储内容，并且对其写入次数也没有限制。
[0194]图1lA示出半导体装置的截面图，并且图1lB示出半导体装置的电路图。
[0195]图1lA及图1lB所示的半导体装置在其下部中包括使用第一半导体材料的晶体管3200，并在其上部中包括使用第二半导体材料的晶体管3202及电容元件3204。此外，作为晶体管3202，可以使用在实施方式I至实施方式5中说明的晶体管，在本实施方式中，示出应用实施方式I的图1A至图1E所示的晶体管150的例子。此外，在电容元件3204中，使用与晶体管3202的栅电极相同的材料形成一个电极，使用与晶体管3202的源电极或漏电极相同的材料形成另一个电极，并且使用与晶体管3202的栅极绝缘膜112相同的材料形成电介质，因此可以同时形成晶体管3202和电容元件3204。
[0196]这里，第一半导体材料和第二半导体材料优选为具有不同的禁带宽度的材料。例如，可以将氧化物半导体以外的半导体材料(硅等)用作第一半导体材料，并且将在实施方式I中说明的氧化物半导体用作第二半导体材料。例如作为氧化物半导体以外的材料使用晶体硅的晶体管容易进行高速工作。另一方面，使用氧化物半导体的晶体管利用关态电流低的电特性而可以长时间地保持电荷。
[0197]另外，虽然对上述晶体管都为η沟道型晶体管的情况进行说明，但是当然也可以使用P沟道型晶体管。另外，除了为了保持信息而应用使用了氧化物半导体的实施方式I所示那样的晶体管以外，用于半导体装置的材料或半导体装置的结构等半导体装置的具体结构不局限于在此所示的结构。
[0198]图1lA中的晶体管3200包括:设置在包含半导体材料(例如，晶体硅等)的衬底3000中的沟道形成区域；以夹着沟道形成区域的方式设置的杂质区域；与杂质区域接触的金属间化合物区域；设置在沟道形成区域上的栅极绝缘膜；以及设置在栅极绝缘膜上的栅电极层。注意，虽然有时在附图中没有明显示出源电极层或漏电极层，但是为了方便起见有时将这种结构也称为晶体管。另外，此时，为了对晶体管的连接关系进行说明，有时将源区域或漏区域也称为源电极层或漏电极层。也就是说，在本说明书中，源电极层的记载可以包括源区域。
[0199]在衬底3000上以围绕晶体管3200的方式设置有元件分离绝缘层3106，并且以覆盖晶体管3200的方式设置有氧化物绝缘膜3220。另外，元件分离绝缘层3106利用LOCOS(Local Oxidation of Silicon:娃局部氧化)或 STI (Shallow Trench Isolation:浅沟槽隔离)等元件分离技术来形成。
[0200]例如，使用晶体硅衬底的晶体管3200能够进行高速工作。因此，通过将该晶体管用作读出用晶体管，可以高速地进行信息的读出。作为形成晶体管3202及电容元件3204的预处理，对覆盖晶体管3200的氧化物绝缘膜3220进行CMP处理来使氧化物绝缘膜3220平坦化并使晶体管3200的栅电极层的顶面露出。
[0201]在氧化物绝缘膜3220上设置有晶体管3202，其源电极和漏电极中的一方延伸而用作电容元件3204的另一个电极。
[0202]图1lA所示的晶体管3202是在氧化物半导体层中形成沟道的顶栅型晶体管。因为晶体管3202的关态电流小，所以通过使用该晶体管而可以在较长期间内保持存储内容。换言之，因为可以设为不需要刷新工作或刷新工作的频度极低的半导体存储装置，所以可以充分降低耗电量。[0203]此外，以与晶体管3202重叠的方式隔着氧化物绝缘膜3220设置有电极3150。通过对该电极3150供应适当的电位，可以控制晶体管3202的阈值电压。此外，可以提高晶体管3202的长期可靠性。
[0204]如图1lA所示那样，可以以彼此重叠的方式形成晶体管3200和晶体管3202，所以可以缩小其占有面积。因此，可以提高半导体装置的集成度。
[0205]接着，图1lB示出对应于图1lA的电路结构的一个例子。
[0206]在图1lB中，第一布线(1st Line)与晶体管3200的源电极层电连接，第二布线(2nd Line)与晶体管3200的漏电极层电连接。此外，第三布线(3rd Line)与晶体管3202的源电极层和漏电极层中的另一方电连接，第四布线(4th Line)与晶体管3202的栅电极层电连接。再者，晶体管3200的栅电极层及晶体管3202的源电极层和漏电极层中的一方与电容元件3204的另一个电极电连接，第五布线(5th Line)与电容元件3204的一个电极电连接。
[0207]在图1lB所示的半导体装置中，通过有效地利用可以保持晶体管3200的栅电极层的电位的特征，可以如下所示那样进行信息的写入、保持以及读出。
[0208]对信息的写入及保持进行说明。首先，将第四布线的电位设定为使晶体管3202成为导通状态的电位，使晶体管3202成为导通状态。由此，第三布线的电位施加到晶体管3200的栅电极层及电容元件3204。也就是说，对晶体管3200的栅电极层施加规定的电荷(写入)。这里，施加赋予两种不同电位电平的电荷(以下，称为低电平电荷、高电平电荷)中的任一种。然后，通过将第四布线的电位设定为使晶体管3202成为截止状态的电位，来使晶体管3202成为截止状态，而保持施加到晶体管3200的栅电极层的电荷(保持)。
[0209]因为晶体管3202的关态电流极小，所以晶体管3200的栅电极层的电荷被长时间地保持。
[0210]接着，对信息的读出进行说`明。当在对第一布线施加规定的电位(恒电位)的状态下对第五布线施加适当的电位(读出电位)时，根据保持在晶体管3200的栅电极层中的电荷量不同，第二布线具有不同的电位。这是因为如下缘故:一般而言，在晶体管3200为η沟道型的情况下，对晶体管3200的栅电极层施加高电平电荷时的表观阈值电压Vth Η低于对晶体管3200的栅电极层施加低电平电荷时的表观阈值电压Vth p在此，表观阈值电压是指为了使晶体管3200成为“导通状态”所需要的第五布线的电位。从而，通过将第五布线的电位设定为与Vth H之间的电位Vtl，可以辨别施加到晶体管3200的栅电极层的电荷。例如，在写入时被供应高电平电荷的情况下，如果第五布线的电位为VtlOVth ll),则晶体管3200成为“导通状态”。当被供应低电平电荷时，即使第五布线的电位为VtlUVth J,晶体管3200也维持“截止状态”。因此，可以通过辨别第二布线的电位来读出所保持的信息。
[0211]注意，当将存储单元配置为阵列状来使用时，需要只读出所希望的存储单元的信息。在此情况下，当不读出信息时，只要对第五布线施加不管栅电极层的状态如何都使晶体管3200成为“截止状态”的电位，即小于VthH的电位即可。或者，只要对第五布线施加不管栅电极层的状态如何都使晶体管3200成为“导通状态”的电位，即大于Vtl^的电位即可。
[0212]在本实施方式所示的半导体装置中，通过使用将氧化物半导体用于沟道形成区域的关态电流极小的晶体管，可以极长期地保持存储内容。就是说，因为不需要进行刷新工作，或者，可以将刷新工作的频度降低到极低，所以可以充分降低耗电量。另外，即使没有电力供给(但是，优选固定电位)，也可以在较长期间内保持存储内容。
[0213]另外，在本实施方式所示的半导体装置中，信息的写入不需要高电压，而且也没有元件劣化的问题。由于例如不需要如现有的非易失性存储器那样地对浮置栅极注入电子或从浮置栅极抽出电子，因此完全不发生如栅极绝缘膜的劣化等的问题。就是说，在根据所公开的发明的半导体装置中，对现有的非易失性存储器中成为问题的能够重写的次数没有限制，而显著提高可靠性。再者，利用晶体管的导通状态或截止状态而进行信息写入，而可以容易实现高速工作。
[0214]如上所述，能够提供实现了微型化及高集成化且被赋予高电特性的半导体装置以及该半导体装置的制造方法。
[0215]注意，本实施方式可以与本说明书所示的其他实施方式或实施例适当地组合。
[0216]实施方式7
[0217]在本实施方式中，对与实施方式6所示的结构不同的使用本发明的一个方式的晶体管的半导体装置进行说明。该半导体装置即使在没有电力供应的情况下也能够保持存储内容，并且对写入次数也没有限制。
[0218]图12A示出半导体装置的电路结构的一个例子，图12B是示出半导体装置的一个例子的示意图。此外，作为包括在该半导体装置中的晶体管4162，可以使用在实施方式I至实施方式5中说明的晶体管。此外，与在实施方式6中说明的电容元件3204相同，可以在晶体管4162的制造工序中同时形成电容元件4254。
[0219]在图12A所示的半导体装置中，位线BL与晶体管4162的源电极电连接，字线WL与晶体管4162的栅电极电连接，并且晶体管4162的漏电极与电容元件4254的第一端子电连接。
[0220]接着，说明对图12A所示的半导体装置(存储单元4250)进行信息的写入及保持的情况。
[0221]首先，通过将字线WL的电位设定为使晶体管4162成为导通状态的电位，以使晶体管4162成为导通状态。由此，将位线BL的电位施加到电容元件4254的第一端子(写入)。然后，通过将字线WL的电位设定为使晶体管4162成为截止状态的电位，来使晶体管4162成为截止状态，由此保持电容元件4254的第一端子的电位(保持)。
[0222]使用氧化物半导体的晶体管4162具有关态电流极小的特征。因此，通过使晶体管4162成为截止状态，可以极长时间地保持电容元件4254的第一端子的电位(或累积在电容元件4254中的电荷)。
[0223]接着，对信息的读出进行说明。当晶体管4162成为导通状态时，处于浮置状态的位线BL与电容元件4254导通，于是，在位线BL与电容元件4254之间电荷被再次分配。其结果，位线BL的电位变化。位线BL的电位的变化量根据电容元件4254的第一端子的电位(或累积在电容元件4254中的电荷)不同而取不同的值。
[0224]例如，在将电容元件4254的第一端子的电位设为V，将电容元件4254的电容设为C，将位线BL所具有的电容成分(以下也称为位线电容)设为CB，并且将再次分配电荷之前的位线BL的电位设为VBO的条件下，再次分配电荷之后的位线BL的电位为(CB X VBO+CX V) / (CB+C)。因此，作为存储单元4250的状态，当电容元件4254的第一端子的电位为VI和VO (VI >V0 )的两个状态时，保持电位VI时的位线BL的电位(=(CB X VBO+C X VI)/ (CB+C))高于保持电位VO时的位线BL的电位(=(CBXVB0+CXV0)/ (CB+C))。
[0225]并且，可以通过比较位线BL的电位与预定的电位来读出信息。
[0226]如上所述，图12A所示的半导体装置可以利用晶体管4162的关态电流极小的特征长期地保持累积在电容元件4254中的电荷。就是说，因为不需要进行刷新工作，或者，可以将刷新工作的频度降低到极低，所以可以充分降低耗电量。另外，即使没有电力供给，也可以在较长期间内保持存储内容。
[0227]接着，对图12B所示的半导体装置进行说明。
[0228]图12B所示的半导体装置在其上部作为存储电路包括具有多个图12A所示的存储单元4250的存储单元阵列4251 (存储单元阵列4251a及存储单元阵列4251b)，并且在其下部包括用来使存储单元阵列4251工作所需的外围电路4253。另外，外围电路4253与存储单元阵列4251电连接。
[0229]通过采用图12B所示的结构，可以在存储单元阵列4251a及存储单元阵列4251b的正下方设置外周电路4253，从而可以实现半导体装置的小型化。
[0230]作为设置在外围电路4253中的晶体管，优选使用与晶体管4162不同的半导体材料。例如，可以使用硅、锗、硅锗、碳化硅或砷化镓等，更优选使用单晶半导体。另外，还可以使用有机半导体材料等。使用这样的半导体材料的晶体管能够进行充分的高速工作。从而，通过利用该晶体管，能够顺利实现被要求高速工作的各种电路(逻辑电路、驱动电路等)。
[0231]另外，图12B所示的半导体装置示出存储单元阵列4251具有存储单元阵列4251a和存储单元阵列4251b的叠层的结构，但是所层叠的存储单元阵列的个数不局限于此。即可以采用层叠有三个以上的存储单元阵列的结构，也可以采用单层结构。
[0232]晶体管4162使用氧化物半导体形成，因此可以使用在实施方式I至实施方式5中说明的晶体管。由于使用氧化物半导体的晶体管的关态电流小，因此能够长期保持存储内容。换言之，可以使刷新工作的频度极低，所以可以充分降低耗电量。
[0233]此外，通过将具备使用氧化物半导体以外的材料的晶体管(换言之，能够进行充分高速的工作的晶体管)的外围电路以及具备使用氧化物半导体的晶体管(作更广义解释，其关态电流充分小的晶体管)的存储电路设置为一体，能够实现具有新颖特征的半导体装置。另外，通过采用外围电路和存储电路的叠层结构，可以实现半导体装置的集成化。
[0234]如上所述，能够提供实现了微型化及高集成化且被赋予高电特性的半导体装置。
[0235]注意，本实施方式可以与本说明书所示的其他实施方式或实施例适当地组合。
[0236]实施方式8
[0237]在本实施方式中，说明可以使用在实施方式I至实施方式5中说明的晶体管的电子设备及电器的例子。
[0238]在实施方式I至实施方式5中说明的晶体管可以应用于各种电子设备(也包括游戏机)和电器。作为电子设备，可以举出电视机、监视器等显示装置、照明装置、台式或笔记本型个人计算机、文字处理机、再现储存在DVD (Digital Versatile Disc:数字通用光盘)等记录介质中的静态图像或动态图像的图像再现装置、便携式CD播放器、收音机、磁带录音机、头戴式耳机音响、音响、无绳电话子机、步话机、移动电话机、车载电话、便携式游戏机、计算器、便携式信息终端、电子笔记本、电子书阅读器、电子翻译器、声音输入器、摄像机、数字静态照相机、电动剃须刀、IC芯片等。作为电器，可以举出微波炉等高频加热装置、电饭煲、洗衣机、吸尘器、空调器等空调设备、洗碗机、烘碗机、干衣机、烘被机、电冰箱、电冷冻箱、电冷藏冷冻箱、DNA保存用冷冻器、辐射测量器、透析装置等医疗设备等。另外，作为电器，也可以举出烟雾感测器、气体警报装置、防犯警报器等警报装置。再者，还可以举出工业设备诸如引导灯、信号机、传送带、自动扶梯、电梯、工业机器人、蓄电系统等。另外，利用使用石油的引擎及来自非水类二次电池的电力通过电动机推进的移动体等也包括在电器的范畴内。作为上述移动体，例如可以举出电动汽车(EV)、兼具内燃机和电动机的混合动力汽车(HEV)、插电式混合动力汽车(PHEV)、使用履带代替这些的车轮的履带式车辆、包括电动辅助自行车的电动自行车、摩托车、电动轮椅、高尔夫球车、小型或大型船舶、潜水艇、直升机、飞机、火箭、人造卫星、太空探测器、行星探测器、宇宙飞船。图13、图14、图15A至图15C以及图16A至图16C示出上述电子设备及电器的具体例子。
[0239]首先，参照图13说明作为警报装置的例子的火灾警报器的结构。另外，在本说明书中，火灾警报器是指发出火灾发生的警报的所有装置，其包括诸如住宅用火灾警报器、自动火灾警报设备、用于该自动火灾警报设备的火灾检测器等。
[0240]图13所示的警报装置至少包括微型计算机500。在此，微型计算机500设置在警报装置的内部。在微型计算机500中设置有与高电位电源线VDD电连接的电源门控制器503、与高电位电源线VDD及电源门控制器503电连接的电源门504、与电源门504电连接的CPU (Central Processing Unit:中央处理器)505、与电源门504及CPU505电连接的检测部509。另外，CPU505包含易失性存储部506及非易失性存储部507。
[0241]另外，CPU505通过接口 508与总线502电连接。与CPU505同样，接口 508也与电源门504电连接。作为接口 508的总线规格，可以使用I2C总线等。另外，在本实施方式所示的警报装置中设置有通过接口 508与电源门504电连接的发光元件530。
[0242]作为发光元件530优选发射指向性强的光，例如可以使用有机EL元件、无机EL元件、LED (Light Emitting Diode:发光二极管)等。
[0243]电源门控制器503具有定时器，根据该定时器控制电源门504。电源门504根据电源门控制器503的控制对CPU505、检测部509及接口 508供应或切断从高电位电源线VDD供应的电源。在此，作为电源门504可以使用如晶体管等的开关元件。
[0244]通过使用这样的电源门控制器503及电源门504，可以在测量光量的期间中，进行对检测部509、CPU505及接口 508的电源供应，并且可以在测量期间的空闲期间切断对检测部509、CPU505及接口 508的电源供应。通过使警报装置这样工作，与对上述各个结构不间断地供应电源的情况相比，能够实现耗电量的降低。
[0245]另外，在作为电源门504使用晶体管的情况下，优选使用用于非易失性存储部507并具有极低的关态电流的晶体管，例如使用氧化物半导体的晶体管。通过使用这种晶体管，当由电源门504切断电源时可以减少泄漏电流，而可以实现耗电量的降低。
[0246]也可以在本实施方式所示的警报装置中设置直流电源501，从直流电源501对高电位电源线VDD供应电源。直流电源501的高电位一侧的电极与高电位电源线VDD电连接，直流电源501的低电位一侧的电极与低电位电源线VSS电连接。低电位电源线VSS与微型计算机500电连接。在此，对高电位电源线VDD供应高电位H。此外，对低电位电源线VSS供应例如接地电位(GND)等的低电位L。
[0247]在作为直流电源501使用电池的情况下，例如可以采用在框体中设置如下的电池箱的结构即可，即该电池箱包括与高电位电源线VDD电连接的电极、与低电位电源线VSS电连接的电极、可以保持该电池的框体。另外，在本实施方式中所示的警报装置不必设置直流电源501，例如也可以采用从设置在该警报装置的外部的交流电源通过布线供应电源的结构。
[0248]此外，作为上述电池，也可以使用二次电池如锂离子二次电池(也称为锂离子蓄电池或锂离子电池)。另外，优选设置太阳能电池以对该二次电池进行充电。
[0249]检测部509测量与异常有关的物理量而对CPU505发送检测值。与异常有关的物理量根据警报装置的使用目的不同，在用作火灾警报器的警报装置中，检测与火灾有关的物理量。因此，检测部509测量作为与火灾有关的物理量的光量而检测出烟雾的存在。
[0250]检测部509包括与电源门504电连接的光传感器511、与电源门504电连接的放大器512以及与电源门504及CPU505电连接的AD转换器513。设置在发光元件530及检测部509的光传感器511、放大器512及AD转换器513在电源门504对检测部509供应了电源时工作。
[0251]在此，图14示出图13所示的警报装置的截面的一部分。在该警报装置中，形成有:形成在P型半导体衬底601中的元件分离区域603 ;以及包括栅极绝缘膜607、栅电极层609、η型杂质区域611a、η型杂质区域611b、绝缘膜615以及绝缘膜617的η型晶体管719。由于η型晶体管719使用单晶硅等与氧化物半导体不同的半导体形成，所以能够进行充分高速的工作。由此，可以形成能够实现高速的访问的CPU的易失性存储部。
[0252]另外，在对绝缘膜615和绝缘膜617的一部分选择性地进行了蚀刻的开口部中，形成有接触插头619a及接触插头619b，在绝缘膜617、接触插头619a以及接触插头619b上设置有具有沟槽部分的绝缘膜621。
[0253]另外，在绝缘膜621的沟槽部分形成有布线623a及布线623b，在绝缘膜621、布线623a以及布线623b上设置有通过溅射法或CVD法等形成的绝缘膜620。此外，在该绝缘膜620上形成有具有沟槽部分的绝缘膜622。
[0254]在绝缘膜622的沟槽部分中，形成有用作第二晶体管717的背栅极电极的电极624。通过设置该电极624，可以控制第二晶体管717的阈值电压。
[0255]在绝缘膜622及电极624上设置有通过溅射法或CVD法形成的氧化物绝缘膜625，在氧化物绝缘膜625上设置有第二晶体管717及光电转换元件714。
[0256]第二晶体管717包括氧化物半导体层606、与氧化物半导体层606接触的第一源电极层616a及第一漏电极层616b、与第一源电极层616a及第一漏电极层616b的顶部接触的第二源电极层626a及第二漏电极层626b、栅极绝缘膜612、栅电极层604以及保护绝缘膜618。另外，设置有覆盖光电转换元件714及第二晶体管717的绝缘膜645及绝缘膜646，以与第一漏电极层616b接触的方式在绝缘膜646上设置有布线649。布线649用作使第二晶体管717的漏电极与η型晶体管719的栅电极层609电连接的节点。
[0257]此外，在本实施方式中，例示出第二晶体管717与布线649的连接部分接触于第一漏电极层616b的结构，但是该结构不局限于此，例如也可以采用该连接部分接触于第二漏电极层626b的结构。
[0258]在此，作为第二晶体管717可以使用在实施方式I至实施方式5中说明的晶体管，氧化物半导体层606相当于在实施方式I中说明的氧化物半导体层106。此外，第一源电极层616a及第一漏电极层616b分别相当于在实施方式I中说明的第一源电极层108a及第一漏电极层108b。此外,第二源电极层626a及第二漏电极层626b分别相当于在实施方式I中说明的第二源电极层IlOa及第二漏电极层110b。
[0259]光传感器511包括光电转换兀件714、电容兀件、第一晶体管、第二晶体管717、第三晶体管以及η型晶体管719。在此，例如，作为光电转换元件714可以使用光电二极管等。
[0260]光电转换元件714的一个端子与低电位电源线VSS电连接，另一个端子与第二晶体管717的第一源电极层616a和第一漏电极层616b中的一个及/或第二源电极层626a及第二漏电极层626b中的一个电连接。
[0261]对第二晶体管717的栅电极层604供应电荷累积控制信号Tx，第一源电极层616a和第一漏电极层616b中的另一个及/或第二源电极层626a及第二漏电极层626b中的另一个与电容元件的一对电极中的一个、第一晶体管的源电极和漏电极中的一个以及η型晶体管719的栅电极电连接(下面，有时将该节点称为节点FD)。
[0262]电容元件的一对电极中的另一个与低电位电源线VSS电连接。对第一晶体管的栅电极供应复位信号Res，第一晶体管的源电极和漏电极中的另一个与高电位电源线VDD电连接。
[0263]η型晶体管719的源电极和漏电极中的一个与第三晶体管的源电极和漏电极中的一个以及放大器512电连接。另外，η型晶体管719的源电极和漏电极中的另一个与高电位电源线VDD电连接。对第三晶体管的栅电极供应偏压信号Bias，第三晶体管的源电极和漏电极中的另一个与低电位电源线VSS电连接。
[0264]另外，未必一定要设置电容元件，例如在η型晶体管719等的寄生电容充分大的情况下也可以不设置电容元件。
[0265]另外，第一晶体管及第二晶体管717优选使用关态电流极低的晶体管。此外，作为关态电流极低的晶体管，优选使用包含氧化物半导体的晶体管。通过采用这种结构，能够长时间保持节点FD的电位。
[0266]另外，在图14所示的结构中，光电转换元件714与第二晶体管717电连接地设置在氧化物绝缘膜625上。
[0267]光电转换元件714包括设置在氧化物绝缘膜625上的半导体膜660以及与半导体膜660上接触的第一源电极层616a、电极616c。第一源电极层616a用作第二晶体管717的源电极或漏电极并使光电转换元件714与第二晶体管717电连接。此外，在光电转换元件714中，在第一源电极层616a及电极616c上分别设置有第二源电极层626a及电极626c。
[0268]在半导体膜660、第二源电极层626a及电极626c上设置有栅极绝缘膜612、保护绝缘膜618、绝缘膜645及绝缘膜646。另外，在绝缘膜646上设置有布线656，布线656通过设置在电极626c、栅极绝缘膜612、保护绝缘膜618、绝缘膜645及绝缘膜646中的开口与电极616c接触。
[0269]电极616c可以通过与第一源电极层616a及第一漏电极层616b相同的工序形成。布线656可以通过与布线649相同的工序形成。
[0270]作为半导体膜660，设置能够进行光电转换的半导体膜即可，例如可以使用硅或锗等。在半导体膜660使用硅的情况下，用作检测可见光的光传感器。此外，因为硅和锗能够吸收的电磁波的波长彼此不同，所以在采用半导体膜660使用锗的结构的情况下，能够用作主要检测红外线的传感器。
[0271]如上所述那样，可以在微型计算机500中内置包括光传感器511的检测部509，所以可以缩减部件数，而缩小警报装置的框体。此外，当光传感器或光电转换元件的位置需要自由度时，使用外置光传感器或光电转换元件，并使其电连接到微型计算机500。
[0272]在包含上述的IC芯片的警报装置中，使用组合多个使用了在上述实施方式中示出的晶体管的电路并将这些电路搭载到一个IC芯片的CPU505。
[0273]图15A至图15C是示出将在实施方式I至实施方式5中说明的晶体管用于至少其一部分的CPU的具体结构的方框图。
[0274]图15A所不的CPU在衬底1190上包括:ALU (Arithmetic logic unit:算术逻辑单元)1191 ;ALU控制器1192 ;指令解码器1193 ;中断控制器1194 ;时序控制器1195 ;寄存器1196 ;寄存器控制器1197 ;总线接口 1198 ;可改写的ROMl 199 ;以及ROM接口 1189。作为衬底1190，使用半导体衬底、SOI衬底及玻璃衬底等。R0M1199和ROM接口 1189可以设置在另一芯片上。当然，图15A所示的CPU只是将其结构简化而示出的一个例子，并且实际的CPU根据其用途不同而具有多种结构。
[0275]通过总线接口 1198输入到CPU的指令被输入到指令解码器1193且被进行解码之后，输入到ALU控制器1192、中断控制器1194、寄存器控制器1197和时序控制器1195。
[0276]ALU控制器1192、中断控制器1194、寄存器控制器1197、时序控制器1195根据被解码的指令进行各种控制。具体而言，ALU控制器1192产生用来控制ALU1191的工作的信号。另外，当CPU在执行程序时，中断控制器1194根据其优先度或掩模状态而判断来自外部的输入/输出装置或外围电路的中断请求，且处理该请求。寄存器控制器1197生成寄存器1196的地址，并根据CPU的状态进行从寄存器1196的读出或对寄存器1196的写入。
[0277]另外，时序控制器1195生成控制ALU1191、ALU控制器1192、指令解码器1193、中断控制器1194以及寄存器控制器1197的工作的时序的信号。例如，时序控制器1195具备根据基准时钟信号CLKl生成内部时钟信号CLK2的内部时钟产生部，将内部时钟信号CLK2供应到上述各种电路。
[0278]在图15A所示的CPU中，在寄存器1196中设置有存储单元。作为寄存器1196的存储单元，可以使用在上述实施方式中示出的晶体管。
[0279]在图15A所示的CPU中，寄存器控制器1197根据来自ALU1191的指示，进行寄存器1196中的保持工作的选择。换言之，在寄存器1196所具有的存储单元中，选择是利用触发器进行数据的保持还是利用电容元件进行数据的保持。当选择利用触发器进行数据的保持时，进行对寄存器1196中的存储单元的电源电压的供应。当选择利用电容元件进行数据的保持时，进行对电容元件的数据的改写，可以停止对寄存器1196内的存储单元的电源电压的供应。
[0280]如图15B或图15C所示那样，通过在存储单元群与被供应有电源电位VDD或电源电位VSS的节点之间设置开关元件，可以停止电源的供应。以下说明图15B及图15C的电路。
[0281]在图15B及图15C中示出存储电路的结构的一个例子，其中作为控制对存储单元的电源电位的供应的开关元件，包含在上述实施方式中示出的晶体管。
[0282]图15B所示的存储装置包括开关元件1141以及具有多个存储单元1142的存储单元群1143。具体而言，各存储单元1142可以使用在上述实施方式中示出的晶体管。通过开关元件1141，高电平的电源电位VDD供应到存储单元群1143所具有的各存储单元1142。并且，信号IN的电位和低电平的电源电位VSS的电位供应到存储单元群1143所具有的各存储单元1142。
[0283]在图15B中，作为开关元件1141使用在上述实施方式中示出的晶体管，该晶体管的开关受控于供应到其栅电极层的信号SigA。
[0284]此外，在图15B中，示出开关元件1141只具有一个晶体管的结构，但是没有特别的限制，开关元件1141也可以具有多个晶体管。当开关元件1141具有多个用作开关元件的晶体管时，既可以将上述多个晶体管并联，又可以将上述多个晶体管串联，还可以组合并联和串联地连接。
[0285]另外，在图15B中，虽然由开关元件1141控制对存储单元群1143所具有的各存储单元1142的高电平的电源电位VDD的供给，但是也可以由开关元件1141控制低电平的电源电位VSS的供给。
[0286]另外，图15C示出存储装置的一个例子，其中低电平的电源电位VSS通过开关元件1141被供应到存储单元群1143所具有的各存储单元1142。可以由开关元件1141控制对存储单元群1143所具有的各存储单元1142的低电平的电源电位VSS的供应。
[0287]在存储单元群与被施加电源电位VDD或电源电位VSS的节点之间设置开关元件，当暂时停止CPU的工作，停止电源电压的供应时也可以保持数据，由此可以降低耗电量。具体而言，例如，在个人计算机的使用者停止对键盘等输入装置输入信息的期间中也可以停止CPU的工作，由此可以降低耗电量。
[0288]在此，以CPU为例子进行说明，但是也可以应用于DSP (Digital SignalProcessor:数字信号处理器)、定制LS1、FPGA(Field Programmable Gate Array:现场可编程门阵列)等的LSI。
[0289]在图16A中，警报装置8100是住宅用火灾警报器，该警报装置是包括检测部和微型计算机8101的电器的一个例子。微型计算机8101是包含使用了在上述实施方式中示出的晶体管的CPU的电子设备的一个例子。
[0290]在图16A中，具有室内机8200和室外机8204的空调器是包含使用在上述实施方式中示出的晶体管的CPU的电器的一个例子。具体而言，室内机8200具有框体8201、送风口 8202、CPU8203等。在图16A中，例示出CPU8203设置在室内机8200中的情况，但是CPU8203也可以设置在室外机8204中。或者，也可以在室内机8200和室外机8204的双方中设置有CPU8203。通过将在上述实施方式中示出的晶体管用于空调器的CPU，可以实现低耗电量化。
[0291]在图16A中，电冷藏冷冻箱8300是包含使用了在上述实施方式中示出的晶体管的(PU的电器的一个例子。具体而言，电冷藏冷冻箱8300包括框体8301、冷藏室门8302、冷冻室门8303及CPU8304等。在图16A中，CPU8304设置在框体8301的内部。通过将在上述实施方式中示出的晶体管用于电冷藏冷冻箱8300的CPU8304，可以实现低耗电量化。
[0292]在图16B和图16C中，例示出电器的一个例子的电动汽车。电动汽车9700安装有二次电池9701。二次电池9701的电力的输出通过控制电路9702调整而供应到驱动装置9703。控制电路9702由具有未图示的ROM、RAM、CPU等的处理装置9704控制。通过将在上述实施方式中示出的晶体管用于电动汽车9700的CPU，可以实现低耗电量化。
[0293]驱动装置9703是利用直流电动机或交流电动机，或者将电动机和内燃机组合而构成的。处理装置9704根据电动汽车9700的驾驶员的操作信息(加速、减速、停止等)、行车信息(爬坡、下坡等，或者行车中的车轮受到的负荷信息等)等的输入信息，向控制电路9702输出控制信号。控制电路9702利用处理装置9704的控制信号调整从二次电池9701供应的电能来控制驱动装置9703的输出。当安装了交流电动机时，虽然未图示，但是还内置有将直流转换为交流的逆变器。
[0294]注意，本实施方式可以与本说明书所示的其他实施方式或实施例适当地组合。
[0295]实施例1
[0296]在本实施例中，说明在氧化物半导体膜上形成导电膜，并且利用SMS (Secondary1n Mass Spectrometry:二次离子质谱)分析来测量层叠膜之间的元素的扩散或移动的结
果O
[0297]图17A和图17B示出如下结果，即利用溅射法制造IGZO膜和钨膜的叠层样品，并且对热处理的前后的深度方向上的氧同位素(18O)分布进行SMS分析的结果。此外，使用以1:1:1或1:3:2的原子数比包含In、Ga和Zn的溅射靶材以及以2:1的流量比包含Ar、02(18O)的成膜气体且利用DC溅射法来形成IGZO膜。此外，在使用钨作为溅射靶材，将100%的Ar用作成膜气体且利用DC溅射法的条件下形成钨膜。此外，以300°C、350°C、40(rC以及450°C分别进行热处理一个小时，并且对包括不施加热处理的样品的五个样品进行比较。
[0298]在此，使用以1:1:1的原子数比包含In、Ga和Zn的溅射靶材形成的IGZO膜是具有结晶性的IGZO膜，使用以1:3:2的原子数比包含In、Ga和Zn的溅射靶材而形成的IGZO膜是非晶IGZO膜。
[0299]如图17A和图17B所示那样，确认到:无论氧化物半导体膜的组成或结晶性如何，当热处理的温度上升时，氧化物半导体膜中的氧被引入到钨膜中。
[0300]在晶体管的制造工序中有几个加热工序，因此在氧化物半导体层的与源电极或漏电极接触的附近区域中发生氧缺陷，而该区域η型化。因此，η型化的该区域可以用作晶体管的源极或漏极。
[0301]图18Α和图18Β示出代替上述钨膜使用氮化钽膜而制造的样品的SMS分析结果。在使用钽作为溅射靶材，以5:1的流量比包含Ar = N2的成膜气体且利用反应性溅射法(DC溅射法)，来形成氮化钽膜。在与上述相同的四个条件下进行热处理，并且对包括不施加热处理的样品的五个样品进行比较。
[0302]图18Α示出原子数比为In:Ga:Zn=1:1:1的IGZO膜和氮化钽膜的叠层样品的SMS分析结果。在任何样品中，都观察不到氧朝向氮化钽膜中的移动，而示出与图17Α所示的使用了钨膜的样品中不同的行为。此外，图18Β示出原子数比为In:Ga:Zn=l:3:2的IGZO膜和氮化钽膜的叠层样品的SIMS分析结果。在任何样品中，都观察不到氧朝向氮化钽膜中的移动，而示出与图17B所示的使用了钨膜的样品中不同的行为。由此，可以说，氮化钽膜是不容易与氧键合的膜或氧不容易移动的膜。
[0303]图19A和图19B示出代替上述钨膜而使用氮化钛膜制造的样品的SMS分析结果。在将钛用作溅射靶材，将100%的N2用作成膜气体且利用反应性溅射法(DC溅射法)形成氮化钛膜。在与上述相同的四个条件下进行热处理，对包括不施加热处理的样品的五个样品进行比较。
[0304]图19A示出In:Ga:Zn=1:1:1的IGZO膜和氮化钛膜的叠层样品的SMS分析结果。在任何样品中，都观察不到氧朝向氮化钛膜中的移动，而示出与图17A所示的使用钨膜的样品中不同的行为。此外，图19B示出In:Ga:Zn=l:3:2的IGZO膜和氮化钛膜的叠层样品的SIMS分析结果。在任何样品中，都观察不到氧朝向氮化钽膜中的移动，而示出与图17B所示的使用了钨膜的样品中不同的行为。由此，可以说氮化钛膜是不容易与氧键合的膜或氧不容易移动的膜。
[0305]接着，说明通过SMS分析测量杂质朝向IGZO膜中的移动的结果。
[0306]图20A和图20B示出利用溅射法在IGZO膜上形成氮化钽膜或氮化钛膜，并且对热处理的前后的深度方向上的氮分布进行SMS分析的结果。此外，使用以1:1:1的原子数比包含In、Ga和Zn的溅射靶材以及以2:1的流量比包含Ar:02的成膜气体且利用DC溅射法，来形成IGZO膜。此外，通过上述形成方法制造氮化钽膜及氮化钛膜。此外，以400°C下进行热处理一个小时，并且对包括不施加热处理的样品的两个样品进行比较。
[0307]如图20A和图20B所示那样，可知:在任何样品中，都观察不到氮朝向IGZO膜中的移动。因此,可知:在IGZO膜中用作施主的氮不会从氮化钽膜或氮化钛膜向IGZO膜中广泛地移动，因此不会使晶体管的沟道形成区域η型化。
[0308]此外，图21Α和图21Β示出利用SMS分析与图20Α和图20Β所例示出的样品相同的样品的Ta或Ti深度方向上的分布的结果。如图21Α和图21Β所示那样，可知:确认不到Ta或Ti朝向IGZO膜中的移动。由此可知:可能成为影响到晶体管的电特性的杂质的Ti及Ta不会从氮化钽膜或氮化钛膜向IGZO膜中广泛地移动。
[0309]由此可知:氮化钽、氮化钛等导电氮化物是不容易与氧键合的膜或氧不容易移动的膜，并且该导电氮化物中的氮及金属元素不容易移动到氧化物半导体膜中。
[0310]本实施例可以与本说明书所记载的其他实施方式或实施例适当地组合而实施。
[0311]实施例2
[0312]在本实施例中，说明在氧化物半导体膜上形成导电膜之后去除导电膜并测量氧化物半导体膜的薄层电阻值的结果。
[0313]图22示出测量如下样品的对于蚀刻IGZO膜的深度的薄层电阻值的结果，该样品是利用溅射法制造IGZO膜，利用溅射法在IGZO膜上层叠钨膜或氮化钛膜，然后去除钨膜或氮化钛膜来制造的样品。此外，作为比较，制造在IGZO膜上不形成导电膜的样品。此外，使用以1:1:1的原子数比包含In:Ga:Zn的溅射靶材以及以2:1的流量比包含Ar、02 (18O)的成膜气体且利用DC溅射法，来形成IGZO膜。此外，在使用钨作为溅射靶材，将100%的Ar用作成膜气体且利用DC溅射法的条件下形成钨膜。在使用钛作为溅射靶材，将100%的N2用作成膜气体且利用反应性溅射法(DC溅射法)的条件下形成氮化钛膜。使用过氧化氢水，对钨膜及氮化钛膜进行蚀刻。使用过氧化氢水和氨的混合水溶液，对IGZO膜进行蚀刻。此夕卜，根据蚀刻前后的利用光谱椭圆偏振测量的残留膜的厚度计算IGZO膜的蚀刻深度。
[0314]如图22所示那样，确认到:在IGZO膜上形成了钨膜的样品中，离IGZO膜的表面到5nm左右的深度的区域为低电阻。这意味着在IGZO膜的表面附近的区域中形成有低电阻的IGZO和钨的低电阻的混合层，或者，由于因IGZO膜中的氧移动到钨膜中而在IGZO膜的表面附近发生氧缺陷，而形成了 η型化区域。[0315]另一方面，在IGZO膜上形成了氮化钛膜的样品和不形成导电膜的样品中，确认不到IGZO膜的低电阻化。这意味着构成氮化钛的元素不容易移动到IGZO膜中，或者，IGZO膜中的氧不容易移动到氮化钛膜中等。
[0316]图23A示出测量如下样品的相对于蚀刻IGZO膜的深度的薄层电阻值的结果，该样品是利用溅射法形成IGZO膜，利用溅射法在IGZO膜上层叠钨膜或氮化钛膜，然后在热处理之后，去除钨膜或氮化钛膜而制造的样品。此外，作为比较，制造在IGZO膜上不形成导电膜的样品。另外，利用与上述相同的工序，进行IGZO膜、钨膜和氮化钛膜的形成和去除。在队气氛下以400°C进行热处理一个小时。
[0317]如图23A所示那样，在无论哪个样品中，都确认到IGZO膜的低电阻化。在此，确认到在IGZO膜上形成了钨膜的样品中，在表面附近最为低电阻化，并且到最深处低电阻化。这意味着钨膜最容易引入IGZO膜中的氧。此外，在IGZO膜上形成了氮化钛膜的样品中，示出与在IGZO膜上不形成导电膜的样品中相同的行为。就是说，这意味着:在IGZO膜上形成有钨膜的样品中，IGZO膜中的氧移动到钨膜中而IGZO膜发生低电阻化，另一方面，在IGZO膜上形成了氮化钛膜的样品中，从IGZO膜释放出的氧透过氮化钛膜而释放到上方。这结果与实施例1所示的SIMS分析的结果很一致。
[0318]图23B示出测量如下样品的相对于蚀刻IGZO膜的深度的薄层电阻值的结果，该样品是利用溅射法形成氧化硅膜，利用溅射法在氧化硅膜上形成IGZO膜，利用溅射法在IGZO膜上层叠钨膜活氮化钛膜，然后在热处理之后，去除钨膜或氮化钛膜而制造的样品。此外，作为比较，制造了在IGZO膜上不形成导电膜的样品。在将硅用作溅射靶材，将100%的O2用作成膜气体且利用反应性溅射法(DC溅射法)形成氧化硅膜。另外，利用与上述相同的工序，进行IGZO膜、钨膜和氮化钛膜的形成和去除。在N2气氛下以400°C进行热处理一个小时。
[0319]在图23B中，确认到与图23A所示的结果相比，IGZO膜中的低电阻化的区域在厚度方向上变浅。这意味着因热处理而将氧从氧化硅膜供应到IGZO膜中，而IGZO膜中的氧缺陷得到降低，由此，IGZO膜高电阻化。如此，可知通过使用能够将氧释放到IGZO膜的下侦_膜，可以控制IGZO膜中的低电阻化的区域的厚度。
[0320]由此，确认到通过以与IGZO膜接触的方式形成钨膜等容易引入氧的导电膜，可以使IGZO膜中的与该导电膜接触的附近区域低电阻化。而且，确认到通过施热处理，可以在深度方向上扩大IGZO膜中的低电阻化的区域。此外，可知通过在IGZO膜附近形成能够释放氧的膜，可以控制低电阻化的区域的厚度。
[0321]本实施例可以与本说明书所记载的其他实施方式或实施例适当地组合而实施。
[0322]符号说明
[0323]102 衬底
[0324]104氧化物绝缘膜
[0325]105 区域
[0326]106氧化物半导体层
[0327]106a η型化区域
[0328]108第一导电膜
[0329]108a第一源电极层[0330]108b第一漏电极层
[0331]110第二导电膜
[0332]1lOa第二源电极层
[0333]1lOb第二漏电极层
[0334]112栅极绝缘膜
[0335]113第三导电膜
[0336]114栅电极层
[0337]116保护绝缘膜
[0338]150晶体管
[0339]152晶体管
[0340]154晶体管
[0341]156晶体管
[0342]158晶体管
[0343]168a第一源电极层
[0344]168b第一漏电极层
[0345]174栅电极层
[0346]178a第一源电极层
[0347]178b第一漏电极层
[0348]180a第二源电极层
[0349]180b第二漏电极层
[0350]190a抗蚀剂掩模
[0351]190b抗蚀剂掩模
[0352]192抗蚀剂掩模
[0353]194a抗蚀剂掩模
[0354]194b抗蚀剂掩模
[0355]196抗蚀剂掩模
[0356]500微型计算机
[0357]501直流电源
[0358]502总线
[0359]503电源门控制器
[0360]504电源门
[0361]505CPU
[0362]506易失性存储部
[0363]507非易失性存储部
[0364]508接口
[0365]509检测部
[0366]511光传感器
[0367]512放大器
[0368]513AD 转换器[0369]530发光元件
[0370]601半导体衬底
[0371]603元件分离区域
[0372]604栅电极层
[0373]606氧化物半导体层
[0374]607栅极绝缘膜
[0375]609栅电极层
[0376]611a杂质区域
[0377]611b杂质区域
[0378]612栅极绝缘膜
[0379]615绝缘膜
[0380]616a第一源电极层
[0381]616b第一漏电极层
[0382]616c 电极
`[0383]617绝缘膜
[0384]618保护绝缘膜
[0385]619a接触插头
[0386]619b接触插头
[0387]620绝缘膜
[0388]621绝缘膜
[0389]622绝缘膜
[0390]623a 布线
[0391]623b 布线
[0392]624电极
[0393]625氧化物绝缘膜
[0394]626a第二源电极层
[0395]626b第二漏电极层
[0396]626c 电极
[0397]645绝缘膜
[0398]646绝缘膜
[0399]649布线
[0400]656布线
[0401]660半导体膜
[0402]714光电转换元件
[0403]717晶体管
[0404]719晶体管
[0405]1141开关元件
[0406]1142存储单元
[0407]1143存储单元群[0408]1189ROM 接口
[0409]1190衬底
[0410]1191ALU
[0411]1192ALU 控制器
[0412]1193指令解码器
[0413]1194中断控制器
[0414]1195时序控制器
[0415]1196寄存器
[0416]1197寄存器控制器
[0417]1198 总线接口
[0418]1199ROM
[0419]3000衬底
[0420]3106元件分离绝缘层
[0421]3150电极
[0422]3200晶体管
[0423]3202晶体管
[0424]3204电容元件
[0425]3220氧化物绝缘膜
[0426]4162晶体管
[0427]4250存储单元
[0428]4251存储单元阵列
[0429]4251a存储单元阵列
[0430]4251b存储单元阵列
[0431]4253外围电路
[0432]4254电容元件
[0433]8100警报装置
[0434]8101微型计算机
[0435]8200室内机
[0436]8201框体
[0437]8202送风口
[0438]8203CPU
[0439]8204室外机
[0440]8300电冷藏冷冻箱
[0441]8301框体
[0442]8302冷藏室门
[0443]8303冷冻室门
[0444]8304CPU
[0445]9700电动汽车
[0446]9701二次电池[0447]9702控制电路
[0448]9703驱动装置
[0449]9704处理装置
【权利要求】
1.一种半导体装置，包括: 氧化物绝缘膜； 所述氧化物绝缘膜上的氧化物半导体层； 与所述氧化物半导体层接触的第一源电极层及第一漏电极层； 分别覆盖所述第一源电极层及所述第一漏电极层并与所述氧化物半导体层接触的第二源电极层及第二漏电极层； 所述氧化物绝缘膜、所述氧化物半导体层、所述第二源电极层及所述第二漏电极层上的栅极绝缘膜； 所述栅极绝缘膜上并与所述氧化物半导体层重叠的栅电极层；以及 所述栅极绝缘膜及所述栅电极层上的保护绝缘膜， 其中，所述栅极绝缘膜在所述第二源电极层及所述第二漏电极层的外部区域与所述氧化物绝缘膜部分地接触。
2.根据权利要求1所述的半导体装置，其中所述第一源电极层及所述第一漏电极层包括选自Al、Cr、Cu、Ta、T1、Mo和W中的至少一种材料。
3.根据权利要求1所述的半导体装置，其中所述第一源电极层及所述第一漏电极层的端部具有台阶。
4.根据权利要求1所述的半导体装置，其中所述第二源电极层及所述第二漏电极层包括选自氮化钽、氮化钛和钌中的至少一种材料。
5.根据权利要求1所述的半导体装置，其中所述保护绝缘膜包括氮化硅。
6.根据权利要求1所述的半导体装置， 其中所述氧化物半导体层包含晶体， 并且所述晶体的c轴平行于所述氧化物半导体层的表面的法线向量。
7.一种半导体装置，包括: 氧化物绝缘膜； 所述氧化物绝缘膜上的氧化物半导体层； 与所述氧化物半导体层接触的第一源电极层及第一漏电极层； 分别与所述第一源电极层及所述第一漏电极层接触并与所述氧化物半导体层接触的第二源电极层及第二漏电极层； 所述氧化物绝缘膜、所述氧化物半导体层、所述第一源电极层、所述第一漏电极层、所述第二源电极层及所述第二漏电极层上的栅极绝缘膜； 所述栅极绝缘膜上并与所述氧化物半导体层重叠的栅电极层；以及 所述栅极绝缘膜及所述栅电极层上的保护绝缘膜， 其中，所述栅极绝缘膜在所述第一源电极层及所述第一漏电极层的外部区域与所述氧化物绝缘膜部分地接触。
8.根据权利要求7所述的半导体装置，其中所述第一源电极层及所述第一漏电极层包括选自Al、Cr、Cu、Ta、T1、Mo和W中的至少一种材料。
9.根据权利要求7所述的半导体装置，其中所述第一源电极层及所述第一漏电极层的端部具有台阶。
10.根据权利要求7所述的半导体装置，其中所述第二源电极层及所述第二漏电极层包括选自氮化钽、氮化钛和钌中的至少一种材料。
11.根据权利要求7所述的半导体装置，其中所述保护绝缘膜包括氮化硅。
12.根据权利要求7所述的半导体装置， 其中所述氧化物半导体层包含晶体， 并且所述晶体的 c轴平行于所述氧化物半导体层的表面的法线向量。
【文档编号】H01L29/49GK103779422SQ201310486336
【公开日】2014年5月7日 申请日期:2013年10月17日 优先权日:2012年10月17日
【发明者】山崎舜平, 须泽英臣, 笹川慎也, 田中哲弘 申请人:株式会社半导体能源研究所