半导体器件及其制造方法

半导体器件及其制造方法
【专利摘要】根据一个实施例，半导体器件包括具有上表面的基板、设置在上表面上的基础绝缘层、以及薄膜晶体管。薄膜晶体管包括第一栅电极、第一、第二、和第三绝缘层、半导体层、以及第一和第二导电层。第一栅电极设置在基础绝缘层的一部分上。第一绝缘层覆盖第一栅电极和基础绝缘层。第二绝缘层设置在第一绝缘层上，并且具有第一、第二、和第三部分。半导体层与位于第三部分上的第二绝缘层接触，并且具有第四、第五部分、和第六部分。第一导电层与第四部分接触。第二导电层与第五部分接触。第三绝缘层覆盖半导体层的一部分。
【专利说明】半导体器件及其制造方法
[0001] 相关申请的交叉引用
[0002] 本申请基于并要求2013年3月22日提交的日本专利申请号No. 2013-061045的 优先权的权益，该申请的全部内容通过引用结合于此。

【技术领域】
[0003] 在本文中所描述的实施例大致涉及半导体器件及其制造方法。

【背景技术】
[0004] 例如，包括例如成像元件、运算元件、放大元件、存储器元件等的半导体器件在硅 基板等上形成。期望进一步增加这些半导体器件的集成度。

【专利附图】

【附图说明】
[0005] 图1是示出根据第一实施例的半导体器件的示意性截面图；
[0006] 图2是示出根据第一实施例的半导体器件的一部分的示意性截面图；
[0007] 图3是示出根据第一实施例的半导体器件的一部分的示意性平面图；
[0008] 图4是示出根据第一实施例的另一半导体器件的一部分的示意性截面图；
[0009] 图5是示出根据第一实施例的另一半导体器件的一部分的示意性截面图；
[0010] 图6是示出根据第一实施例的另一半导体器件的一部分的示意性截面图；
[0011] 图7是示出根据第二实施例的半导体器件的一部分的示意性截面图；
[0012] 图8是示出根据第二实施例的另一半导体器件的一部分的示意性截面图；
[0013] 图9是示出根据第三实施例的半导体器件的制造方法的流程图；
[0014] 图10A至图10C是示出根据第三实施例的半导体器件的制造方法的按照工艺次序 的示意性截面图；
[0015] 图11是示出根据第四实施例的半导体器件的制造方法的流程图；以及
[0016] 图12A至图12C是示出根据第四实施例的半导体器件的制造方法的按照工艺次序 的示意性截面图。

【具体实施方式】
[0017] 根据一个实施例，半导体器件包括包含功能元件的基板(该基板具有上表面)、设 置在上表面上的基础绝缘层、以及薄膜晶体管。薄膜晶体管包括第一栅电极、第一绝缘层、 第二绝缘层、半导体层、第一导电层、第二导电层、以及第三绝缘层。第一栅电极设置在基础 绝缘层的一部分上。第一绝缘层覆盖第一栅电极和基础绝缘层。第一绝缘层包含娃和氮。 第二绝缘层设置在第一绝缘层上。第二绝缘层包含氧、以及选自八1、11、了 &、!^、和21'中的 至少一种。第二绝缘层具有第一部分、在与上表面平行的平面上在第一方向上与第一部分 分开的第二部分、以及置于第一栅电极上以设置在第一部分和第二部分之间的第三部分。 具有包含选自In、Ga、和Zn中的至少一种的氧化物的半导体层接触第三部分上的第二绝缘 层。半导体层具有第四部分、在第一方向上与第四部分分开的第五部分、以及设置在第四部 分和第五部分之间的第六部分。第四部分在投影到与上表面平行的平面上时部署在第六部 分和第一部分之间。第五部分在投影到与上表面平行的平面上时部署在第六部分和第二部 分之间。第一导电层接触第四部分。第二导电层接触第五部分。第三绝缘层覆盖半导体层 的除第四部分和第五部分以外的部分。第三绝缘层包含氧、以及选自Si、Al、Ti、Ta、HfjP Zr中的至少一种。
[0018] 根据一个实施例，半导体器件包括基板、基础绝缘层、第一绝缘层、第二绝缘层、以 及薄膜晶体管。基板包括功能元件。基板具有上表面。基础绝缘层设置在上表面上。第一 绝缘层设置在基础绝缘层上。第一绝缘层包含硅和氮。第二绝缘层设置在第一绝缘层上。 第二绝缘层包含氧、以及选自八1、11、了 &、!^、和21'中的至少一种。第二绝缘层具有第一部 分、在与上表面平行的平面上在第一方向上与第一部分分开的第二部分、以及设置在第一 部分和第二部分之间的第三部分。薄膜晶体管包括半导体层、栅极绝缘层、第一栅电极、第 一导电层、第二导电层、以及第三绝缘层。具有包含选自铟、镓、和锌中的至少一种的氧化物 的半导体层接触第三部分上的第二绝缘层。半导体层具有第四部分、在第一方向上与第四 部分分开的第五部分、以及设置在第四部分和第五部分之间的第六部分。第四部分部署在 第六部分和第一部分之间。第五部分部署在第六部分和第二部分之间。栅极绝缘层设置在 第六部分上。栅极绝缘层包含金属和氧。第一栅电极设置在栅极绝缘层上。第一导电层接 触第四部分。第二导电层接触第五部分。第三绝缘层覆盖半导体层的除第四部分和第五部 分以外的部分。第三绝缘层包含氧、以及选自3丨、41、11、了 &、!^、和21'中的至少一种。
[0019] 根据一个实施例，公开了一种半导体器件的制造方法。该方法可包括：在包括功能 元件的基板的上表面上形成基础绝缘层；以及在基础绝缘层的一部分上形成第一栅电极。 该方法可包括：形成包含硅和氮的第一绝缘层以覆盖第一栅电极和基础绝缘层；以及在第 一绝缘层上形成包含氧以及选自Al、Ti、Ta、Hf、和Zr中的至少一种的第二绝缘层。该方 法可包括：在第二绝缘层上形成具有包含选自铟、镓和、锌中的至少一种的氧化物的半导体 膜，并且通过使用第二绝缘层作为阻挡层（stopper)来图案化半导体膜，由半导体膜形成半 导体层；以及在半导体层上且在第二绝缘层上形成包含氧以及选自Si、Al、Ti、Ta、HfjPZr 中的至少一种的第三绝缘层。该方法可包括：从第三绝缘层的上表面制作第一孔以到达半 导体层，并且从第三绝缘层的上表面制作第二孔以到达半导体层且与第一孔分开。另外，该 方法可包括：通过向第一孔和第二孔填充导电材料来形成包括半导体层的薄膜晶体管。
[0020] 在下文中，将参考附图描述各种实施例。
[0021] 这些附图是示意性的或概念性的，并且各部分的厚度和宽度之间的关系、各部分 之间的尺寸比例等不一定与其实际值相同。此外，即使对于相同的部分，在这些附图中，尺 寸和/或比例也可被示为不同。
[0022] 在本申请的附图和说明书中，类似于针对上文中的附图描述的组件被标记有相似 的附图标记，并且适当地省略详细描述。
[0023] 第一实施例
[0024] 图1是示出根据第一实施例的半导体器件的示意性截面图。
[0025] 如图1所示，根据本实施例的半导体器件20包括基板150、基础绝缘层160、以及 薄膜晶体管110。
[0026] 基板150包括功能元件155。基板150可包括例如半导体基板，诸如硅基板等。SOI 基板可用作基板150。基板150具有上表面150a。功能元件155包括例如设置在基板150 的下表面150b处的成像单元156。基板150还包括覆盖功能元件155的层间绝缘层150i。 层间绝缘层150 i的上表面对应于基板150的上表面。
[0027] 基础绝缘层160设置在基板150的上表面150a上。
[0028] 在本申请的说明书中，"设置在上方的状态"不仅包括直接设置在上方的状态，而 且包括隔着另一组件的状态。
[0029] 在该示例中，半导体器件210包括基板150、设置在基板150上的第一互连层171、 以及设置在第一互连层171上的第二互连层172。基础绝缘层160被包括在第一互连层171 中。在该示例中，第一互连绝缘层171i设置在基板150和第一互连层171之间，即在基板 150和基础绝缘层160之间。
[0030] 与基板150的上表面150a垂直的方向被取为Z轴方向。与Z轴方向垂直的一个 方向被取为X轴方向。与Z轴方向和X轴方向垂直的方向被取为Y轴方向。
[0031] 薄膜晶体管110设置在第一互连层171和第二互连层172内部。薄膜晶体管110 设置在基础绝缘层160上。
[0032] 薄膜晶体管110包括第一栅电极11、第一绝缘层21、第二绝缘层22、半导体层30、 第一导电层41、第二导电层42、以及第三绝缘层23。
[0033] 第一栅电极11设置在基础绝缘层160的一部分上。例如，第一栅电极11的下表面 和侧面设置在基础绝缘层160周围。除了第一栅电极11的上表面以外，第一栅电极11被填 充到基础绝缘层160中。换言之，第一栅电极11和基础绝缘层160具有镶嵌（damascene) 配置。
[0034] 第一绝缘层21覆盖第一栅电极11和基础绝缘层160。第一绝缘层21包含娃和 氮。换言之，第一绝缘层21包含第一化合物，该第一化合物包含硅和氮。第一绝缘层21可 包含例如氮化硅或氮氧化硅。
[0035] 第二绝缘层22设置在第一绝缘层21上。第二绝缘层22包含氧、以及选自Al、Ti、 Ta、Hf、和Zr中的至少一种。换言之，第二绝缘层22包含第二化合物，该第二化合物包含 氧、以及选自八1、11、了 &、!^、和21'中的至少一种。
[0036] 半导体层30设置在第二绝缘层22的一部分上，从而接触第二绝缘层22的一部 分。半导体层30具有包含选自铟（In)、镓（Ga)、和锌（Zn)中的至少一种的氧化物。半导体 层30是具有氧化物的半导体层。半导体层30是例如非晶的。半导体层30可具有多晶部。
[0037] 第一导电层41设置在半导体层30的一部分上。第二导电层42设置在半导体层 30的另一部分上。第一导电层41是选自源电极和漏电极中的一个。第二导电层42是选自 源电极和漏电极中的另一个。
[0038] 第三绝缘层23覆盖半导体层30。第三绝缘层23包含氧、以及选自Si、Al、Ti、Ta、 Hf、和Zr中的至少一种。换言之，第三绝缘层23包含第三化合物，该第三化合物包含氧、以 及选自31、六1、11、了 &、!^、和21'中的至少一种。
[0039] 在该示例中，设置互连50。在该示例中，互连50包括第一互连51、第二互连52、以 及第三互连53。第二互连51、第二互连52、以及第三互连53沿着Z轴方向延伸。第一互连 51沿着Z轴方向穿透基板150的层间绝缘层150i。例如，第一互连51的一端电连接到功 能元件155。
[0040] 在本申请的说明书中，"电连接的状态"包括其中两个导体直接接触的状态、其中 电流经由另一导体在两个导体中流动的状态、以及其中插在两个导体之间的电气元件(诸 如开关元件等）可形成电流流动的状态的状态。
[0041] 第二互连52沿着Z轴方向穿透基础绝缘层160,并且电连接到第一互连51。
[0042] 第三互连53沿着Z轴方向穿透第一绝缘层21、第二绝缘层22、以及第三绝缘层 23,并且电连接到第二互连52。第三互连53的一端电连接到例如薄膜晶体管110。例如， 第三互连53的这一端可连接到例如选自第一导电层41和第二导电层42中的至少一个。
[0043] 例如，可在未设置第三互连53的情况下设置第一互连51和第二互连52。在这种 情况下，第二互连52的一端可连接到薄膜晶体管110的第一栅电极11。
[0044] 由此，互连50沿着与基板150的上表面150a相交的方向（Z轴方向）至少穿透基 础绝缘层160。互连50连接到例如选自第一栅电极11、第一导电层41、以及第二导电层42 中的至少一个。例如，互连50使选自第一栅电极11、第一导电层41、以及第二导电层42中 的至少一个电连接到功能元件155。
[0045] 例如，互连50沿着Z轴方向穿透第一互连层171。互连50还可沿着Z轴方向穿透 第二互连层172。
[0046] 在该示例中，第一互连层171包括基础绝缘层160、第一栅电极11、以及第二互连 52。在该不例中，第二互连172包括第一绝缘层21、第二绝缘层22、半导体层30、第一导电 层41、第二导电层42、第三绝缘层23、以及第三互连53。上层绝缘层172i还可设置在第二 互连层172上。
[0047] 在该示例中，第二互连52和第三互连53具有多层结构。
[0048] 例如，第二互连52包括第二互连52的上层52a以及第二互连52的下层52b，下层 52b与上层52a堆叠。下层52b部署在例如上层52a和基础绝缘层160之间。上层52a可 包括例如选自铝、铜、钨、钽、钥、和钛中的至少一种金属。下层52b可包括例如选自钽、氮化 钽、和氮化钛中的至少一种。第二互连52的下层52b可包括与第二互连52的上层52a不 同的材料。
[0049] 例如，第三互连53包括第三互连53的上层53a以及第三互连53的下层53b，下层 53b与上层53a堆叠。下层53b部署在例如上层53a和第三绝缘层23之间。上层53a可 包括例如选自铝、铜、钨、钽、钥、和钛中的至少一种金属。下层53b可包括例如选自钽、氮化 钽、和氮化钛中的至少一种。第三互连53的下层53b可包括与第三互连53的上层53a不 同的材料。
[0050] 在根据本实施例的半导体器件210中，使用具有氧化物的半导体层30的薄膜晶体 管110设置在包括功能元件155的基板150上。例如，设置在基板150中的功能元件155 的外围电路可由薄膜晶体管110形成。由于外围电路形成在包括功能元件155的基板150 上，因此可增加半导体器件的集成度。根据本实施例，可提供具有高集成度的实用半导体器 件。
[0051] 薄膜晶体管110是例如具有底栅结构的薄膜晶体管。在半导体器件210中，第一 互连层171的互连的一部分可用作薄膜晶体管110的第一栅电极11。现在，将进一步描述 薄膜晶体管110的示例。
[0052] 图2是示出根据第一实施例的半导体器件的一部分的示意性截面图。
[0053] 图3是示出根据第一实施例的半导体器件的一部分的示意性平面图。
[0054] 图2示出沿着图3的线A1-A2的截面图。在这些附图中示出包括在根据本实施例 的半导体器件中的薄膜晶体管110。
[0055] 如图2和图3所示，第一栅电极11设置在基础绝缘层160的一部分上。第一绝缘 层21覆盖第一栅电极11和基础绝缘层160。
[0056] 第二绝缘层22设置在第一绝缘层21上。第二绝缘层22具有第一部分pi、第二部 分p2、以及第三部分p3。在X-Y平面内（与基板150的上表面150a平行的平面)，第二部分 P2在第一方向上(在该示例中，X轴方向）与第一部分pi分开。第三部分p3设置在第一部 分pi和第二部分p2之间。第三部分p3置于第一栅电极11上。第三部分p3隔着第一绝 缘层21与第一栅电极11相对。
[0057] 半导体层30接触第三部分p3上的第二绝缘层22。半导体层30具有第四部分p4、 第五部分p5、以及第六部分p6。第五部分p5在第一方向（X轴方向)上与第四部分p4分开。 第六部分p6设置在第四部分p4和第五部分p5之间。
[0058] 第四部分p4在投影到X-Y平面上时部署在第六部分p6和第一部分pi之间。第 五部分P5在投影到X-Y平面上时部署在第六部分p6和第二部分p2之间。第六部分p6在 投影到X-Y平面上时与第三部分P3重叠。
[0059] 第一导电层41接触半导体层30的第四部分p4。在该示例中，第一导电层41还接 触第二绝缘层22的第一部分pi。第二导电层42接触半导体层30的第五部分p5。在该不 例中，第二导电层42还接触第二绝缘层22的第二部分p2。
[0060] 通过例如向设置在第三绝缘层23中的第一孔41h填充导电材料来形成第一导电 层41。通过例如向设置在第三绝缘层23中的第二孔42h填充导电材料来形成第二导电层 42。第一孔41h和第二孔42h在X轴方向上彼此分开。
[0061] 第三绝缘层23覆盖半导体层30的除第四部分p4(接触第一导电层41的部分)和 第五部分P5 (接触第二导电层42的部分）以外的部分。例如，第三绝缘层23覆盖半导体 层30的第六部分p6的上表面30a。
[0062] 如图3所示，第三绝缘层23还覆盖半导体层30的侧面30s。侧面30s是与X-Y平 面相交的表面。
[0063] 因此，在根据本实施例的半导体器件210中，包含硅和氮的第一绝缘层21被设置 成覆盖包括在第一互连层171中的基础绝缘层160和第一栅电极11。第一绝缘层21可包 含例如氮化硅（即，SiN x)等。第一绝缘层21还用作保护层。
[0064] 第二绝缘层22接触半导体层30。第二绝缘层22可包含例如氧化铝(例如，A120 3， 即A10x)等。第二绝缘层22能够向半导体层30供氧。第二绝缘层22能够抑制氢渗透到 半导体层30中。藉此，即使在例如其中薄膜晶体管110的良好开关特性因半导体层30的 氧浓度降低将劣化的状态发生的情况下也可维持良好的开关特性。
[0065] 半导体层30被设置成接触具有包含氧的化合物的第二绝缘层22。半导体层30和 第二绝缘层22之间的界面是在具有离子氧化物的多个层之间形成的高质量界面。藉此，获 得半导体层30的更好的特性。
[0066] 第三绝缘层23可包含例如氧化硅(例如，Si02，即SiOx)等。第三绝缘层23能够向 半导体层30供氧。藉此，还可从第三绝缘层23向半导体层30供氧，并且可维持良好的开 关特性。
[0067] 同样，在本实施例中，在图案化半导体层30时，第二绝缘层22用作阻挡层。藉此， 在形成使用具有氧化物的半导体层30的薄膜晶体管110时，获得实用的工艺窗口。
[0068] 根据本实施例，可提供具有高集成度的实用半导体器件。
[0069] 可通过在功能元件155上的层中形成功能元件155的放大器(该放大器是成像元 件等）和用于控制功能元件155的晶体管来实现尺寸的进一步缩小。薄膜晶体管可用作设 置在功能元件155上的该层中的晶体管。薄膜晶体管的半导体层是可在低于CMOS工艺的 温度下形成的半导体材料是有利的。氧化物半导体可用作该半导体层。
[0070] 在室温下通过例如溅射在大的表面积上，氧化物半导体可均匀地形成薄膜，并且 300°C至400°C的相对较低的工艺温度是适用的。此外，在氧化物半导体中获得相对较高的 场效应迁移率。
[0071] 本申请的发明人发现存在其中使用这种氧化物半导体难以获得薄膜晶体管的期 望特性的情况。
[0072] 例如，在其中可用作层间绝缘膜的蚀刻阻挡层薄膜的氮化硅层(第一绝缘层21)被 用作薄膜晶体管110的栅极绝缘膜的情况下，氮化硅层的过蚀刻发生在图案化半导体层30 时，并且难以形成期望配置。这是因为半导体层30和氮化硅层之间的蚀刻选择性低。在其 中发生氮化硅层的过蚀刻的情况下，发生诸如泄漏等缺陷，并且无法获得具有良好特性的 薄膜晶体管。
[0073] 另一方面，在其中具有金属氧化物(例如，A1203等）的层被用作薄膜晶体管110的 栅极绝缘膜的情况下，在图案化半导体层30时获得足够的选择性，并且基本上可在不损害 具有金属氧化物的层的情况下图案化半导体层30。然而，对于在基础绝缘层160中形成的 第一栅电极11，金属氧化物具有较差的阻挡性。因此，例如，对于包括在第一栅电极11中的 金属元素等(例如，Cu等)移动穿过具有金属氧化物的层进入半导体层30是容易的。藉此， 存在其中半导体层30的特性劣化的情况。
[0074] 相反，在本实施例中，使用含氮且具有良好阻挡性的第一绝缘层21来覆盖基础绝 缘层160和第一栅电极11。使用与半导体层30 -样具有高选择性的第二绝缘层22来覆盖 第一绝缘层21。
[0075] 藉此，可实现半导体层30的良好图案化，并且同时可阻挡金属等从下层移动。同 样，第二绝缘层22可抑制氢从第一绝缘层21向半导体层30移动。
[0076] 在本实施例中，第一绝缘层21可包含例如氮化硅或氮氧化硅。第二绝缘层22可 包含含氧的金属化合物。
[0077] 在其中氮氧化硅用作第一绝缘层21且氮氧化硅用作第二绝缘层22的情况下，第 一绝缘层21的氧浓度低于第二绝缘层22的氧浓度。藉此，可确保第一绝缘层21的良好阻 挡性。同样，可确保第二绝缘层22向半导体层30的良好供氧性质。此外，第二绝缘层22 可抑制氢渗透到半导体层30中。
[0078] 换言之，可通过使用第一绝缘层21和第二绝缘层22的堆叠结构来抑制氢从第一 绝缘层21向半导体层30的扩散。藉此，可维持半导体层30的良好特性。
[0079] 在本实施例中，第二绝缘层22用作栅极绝缘膜的一部分。因此，第二绝缘层22的 相对介电常数为高是有利的。通过使用包含氧以及选自八1、1^&、!^、和21'中的至少一种 的第一化合物作为第二绝缘层22来获得相对较高的介电常数。藉此，改进薄膜晶体管110 的驱动能力。
[0080] 另一方面，覆盖半导体层30的上表面(和侧面30s)的第三绝缘层23包含具有相 对较高介电常数的材料不总是必要的。通过考虑图案化能力、可靠性等，第三绝缘层23可 包括例如含氧的合适材料(例如，Si02等)。可通过使得第三绝缘层23包含含氧的绝缘材 料来维持半导体层30的良好特性。
[0081] 根据本实施例，获得具有高迁移率和高可靠性的实用薄膜晶体管。
[0082] 例如，成像元件等应用于半导体器件210的基板150的功能元件155。使用CMOS 工艺的CMOS图像传感器(成像元件）可用作功能元件155。在成像元件中，例如，光电二极 管的光接收表面积减少，并且S/N比率随着尺寸缩小而降低。在本实施例，通过在光电二极 管上的互连层中形成成像元件的放大器和用于控制成像元件的晶体管，可确保尺寸缩小和 S/N比率两者。
[0083] 例如，第一绝缘层21的厚度不小于5纳米（nm)且不大于50nm。
[0084] 例如，第二绝缘层22的厚度不大于50nm。第二绝缘层22的厚度不小于10nm是有 利的。当第二绝缘层22的厚度不小于100nm时，第二绝缘层22易于用作蚀刻阻挡层。例 如，当第二绝缘层22太薄时，阻挡层功能劣化。
[0085] 在本实施例，选自第一栅电极11、第一导电层41、以及第二导电层42中的至少一 个可包含选自铝、铜、钨、钽、钥、和钛中的至少一种。
[0086] 在该示例中，第一栅电极11包括第一栅电极11的第一层11a以及第一栅电极11 的第二层lib。第二层lib与第一层11a堆叠。第二层lib部署在第一层11a和基础绝缘 层160之间。第一层11a包含选自铝、铜、钨、钽、钥、和钛中的至少一种金属。第二层lib可 包括与第一层11a不同的材料。第二层lib包含选自钽、氮化钽、和氮化钛中的至少一种。
[0087] 例如，第一栅电极11还可包括第一栅电极11的第三层11c。第三层11c设置在第 一层11a和第二层lib之间。例如，选自铝和铜中的至少一种金属可用作第一层11a。氮化 钽可用作第二层lib。钽可用作第三层11c。
[0088] 在该示例中，第一导电层41包括第一导电层41的第一层41a以及第一导电层41 的第二层41b。第二层41b与第一层41a堆叠。第二层41b部署在第一层41a和第三绝缘 层23之间。第一层41a包含选自铝、铜、钨、钽、钥、和钛中的至少一种金属。第二层41b可 包括与第一层41a不同的材料。第二层41b包含选自钽、氮化钽、和氮化钛中的至少一种。
[0089] 例如，第一导电层41还可包括第一导电层41的第三层41c。第三层41c设置在第 一层41a和第二层41b之间。例如，选自铝和铜中的至少一种金属可用作第一层41a。氮化 钽可用作第二层41b。钽可用作第三层41c。
[0090] 在该示例中，第二导电层42包括第二导电层42的第一层42a以及第二导电层42 的第二层42b。第二层42b与第一层42a堆叠。第二层42b部署在第一层42a和第三绝缘 层23之间。第一层42a包含选自铝、铜、钨、钽、钥、和钛中的至少一种金属。第二层42b可 包括与第一层42a不同的材料。第二层42b包含选自钽、氮化钽、和氮化钛中的至少一种。
[0091] 例如，第二导电层42还可包括第二导电层42的第三层42c。第三层42c设置在第 一层42a和第二层42b之间。例如，选自铝和铜中的至少一种金属可用作第一层42a。氮化 钽可用作第二层42b。钽可用作第三层42c。
[0092] 图4是示出根据第一实施例的另一半导体器件的一部分的示意性截面图。图4示 出包括在根据本实施例的半导体器件211中的薄膜晶体管111。
[0093] 在如图4所示的半导体器件211的薄膜晶体管111中，第二绝缘层22还具有设置 在半导体层30的第六部分p6上的部分22p。第二绝缘层22覆盖例如除第四部分p4和第 五部分P5以外的半导体层30。例如，第二绝缘层22覆盖半导体层30的侧面30s。第三绝 缘层23隔着第二绝缘层22覆盖半导体层30。在其他方面，薄膜晶体管111可类似于薄膜 晶体管110,并且因此省略描述。
[0094] 同样，在半导体器件211中，可提供具有高集成度的实用半导体器件。在半导体器 件211中，第二绝缘层22不仅覆盖半导体层30的下表面，而且覆盖半导体层30的上表面 和侧面30s。通过使用相同的材料来覆盖半导体层30,获得薄膜晶体管111的更稳定的特 性。
[0095] 图5是示出根据第一实施例的另一半导体器件的一部分的示意性截面图。图5示 出包括在根据本实施例的半导体器件212中的薄膜晶体管112。
[0096] 如图5所示，半导体器件212的薄膜晶体管112具有双栅结构。即，薄膜晶体管 112还包括第二栅电极12。其他方面，薄膜晶体管112可类似于薄膜晶体管110,并且因此 省略描述。在半导体器件212中，第一互连层171的互连的一部分可用作薄膜晶体管112 的第一栅电极11，并且第二互连层172的互连的一部分可用作第二栅电极12。
[0097] 第二栅电极12设置在半导体层30的第六部分p6上。第三绝缘层23具有设置在 第六部分p6和第二栅电极12之间的部分23p。通过例如向设置在第三绝缘层23中的第 三孔43h填充导电材料来形成第二栅电极12。第三孔43h设置在第一孔41h和第二孔42h 之间。
[0098] 由于薄膜晶体管112具有双栅结构，因此获得更稳定的特性。同样，在半导体器件 212中，可提供具有高集成度的实用半导体器件。
[0099] 第二栅电极12可包含选自铝、铜、钨、钽、钥、和钛中的至少一种。
[0100] 在该示例中，第二栅电极12包括第二栅电极12的第一层12a以及第二栅电极12 的第二层12b。第二层12b与第一层12a堆叠。第二层12b部署在第一层12a和第三绝缘 层23之间。第一层12a包含选自铝、铜、钨、钽、钥、和钛中的至少一种金属。第二层12b可 包括与第一层12a不同的材料。第二层12b包含选自钽、氮化钽、和氮化钛中的至少一种。 [0101] 例如，第二栅电极12还可包括第二栅电极12的第三层12c。第三层12c设置在第 一层12a和第二层12b之间。例如，选自铝和铜中的至少一种金属可用作第一层12a。氮化 钽可用作第二层12b。钽可用作第三层12c。
[0102] 在其中设置第二栅电极12的情况下，互连50(参考图1)可连接到第二栅电极12。 换言之，半导体器件212还可包括例如第二栅电极的互连50,该互连50沿着Z轴方向（例 如，与基板150的上表面150a相交的方向)穿透基础绝缘层160以及第三绝缘层23的至少 一部分。例如，互连50使功能元件155电连接到第二栅电极12。
[0103] 图6是示出根据第一实施例的另一半导体器件的一部分的示意性截面图。图6示 出包括在根据本实施例的半导体器件213中的薄膜晶体管113。
[0104] 在如图6所示的半导体器件213的薄膜晶体管113中，第二绝缘层22还具有设置 在半导体层30的第六部分p6上的部分22p。换言之，第二绝缘层22具有设置在第六部分 P6和第二栅电极12之间的部分22p。其他方面，薄膜晶体管113可类似于薄膜晶体管112， 并且因此省略描述。
[0105] 第二绝缘层22覆盖例如除第四部分p4和第五部分p5以外的半导体层30。例如， 第二绝缘层22覆盖半导体层30的侧面30s。第三绝缘层23隔着第二绝缘层22覆盖半导 体层30。
[0106] 同样，在半导体器件213中，可提供具有高集成度的实用半导体器件。在半导体器 件213中，第二绝缘层22不仅覆盖半导体层30的下表面，而且覆盖半导体层30的上表面和 侧面30s。半导体层30使用相同的材料覆盖。此外，应用双栅结构。获得薄膜晶体管113 的更稳定的特性。
[0107] 第二实施例
[0108] 在本实施例，提供具有顶栅结构的薄膜晶体管。
[0109] 图7是示出根据第二实施例的半导体器件的一部分的示意性截面图。
[0110] 图7示出包括在根据本实施例的半导体器件220中的薄膜晶体管120。
[0111] 参考图1所述的基板150还设置在半导体器件220中。同样，在这种情况下，基板 150包括功能元件155,并且具有上表面150a。同样，在半导体器件220中，基础绝缘层160 设置在上表面150a上。同样，可设置互连50。基板150、基础绝缘层160、以及互连50可 类似于半导体器件210的基板、基础绝缘层、以及互连，并且因此省略描述。在半导体器件 220中，第二互连层172的互连的一部分可用作薄膜晶体管120的第一栅电极11。现在将 描述置于基础绝缘层160上的部分。
[0112] 除了基板150、基础绝缘层160、以及互连50以外，半导体器件220包括第一绝缘 层21、第二绝缘层22、半导体层30、栅极绝缘层16、第一栅电极11、第一导电层41、第二导 电层42、以及第三绝缘层23。例如，半导体层30、栅极绝缘层16、第一栅电极11、第一导电 层41、第二导电层42、以及第三绝缘层23被包括在薄膜晶体管120中。
[0113] 第一绝缘层21设置在基础绝缘层160上。第一绝缘层21包含硅和氮。第一绝缘 层21可包含例如氮化硅或氮氧化硅。
[0114] 第二绝缘层22设置在第一绝缘层21上。第二绝缘层22具有第一部分pi、第二 部分P2、以及第三部分p3。在X-Y平面上（与上表面150a平行的平面)，第二部分p2在第 一方向上(例如，X轴方向）与第一部分pl分开。第三部分P3设置在第一部分pi和第二部 分P2之间。同样，在这种情况下，第二绝缘层22包含氧、以及选自Al、Ti、Ta、Hf、和Zr中 的至少一种。
[0115] 半导体层30接触第三部分p3上的第二绝缘层22。半导体层30具有第四部分p4、 第五部分p5、以及第六部分p6。第五部分p5在第一方向（X轴方向)上与第四部分p4分开。 第六部分p6设置在第四部分p4和第五部分p5之间。半导体层30可具有包含选自铟、镓、 和锌中的至少一种的氧化物。
[0116] 同样，在这种情况下，第四部分p4在被投影到X-Y平面上时部署在第六部分p6和 第一部分pl之间。第五部分P5在被投影到X-Y平面上时部署在第六部分p6和第二部分 P2之间。第六部分p6在被投影到X-Y平面上时与第三部分p3重叠。
[0117] 栅极绝缘层16设置在半导体层30的第六部分p6上。栅极绝缘层16包含金属和 氧。栅极绝缘层16可包含例如氧、以及选自八1、11、1&、!^、和21'中的至少一种。
[0118] 第一栅电极11设置在栅极绝缘层16上。换言之，栅极绝缘层16设置在第一栅电 极11和半导体层30的第六部分p6之间。
[0119] 第一导电层41接触第一部分pi和第四部分p4。第二导电层42接触第二部分p2 和第五部分p5。
[0120] 第三绝缘层23覆盖半导体层30的除第四部分p4和第五部分p5以外的部分。第 三绝缘层23可与栅极绝缘层16可相连续。第三绝缘层23可隔着栅极绝缘层16覆盖半导 体层30的第六部分p6。第三绝缘层23还可覆盖半导体层30的侧面30s。第三绝缘层23 包含氧、以及选自31、41、11、了 &、!^、和21'中的至少一种。
[0121] 同样，在本实施例中，用含氮且具有良好阻挡性的第一绝缘层21来覆盖基础绝缘 层160和第一栅电极11。此外，用与半导体层30 -样具有高选择性的第二绝缘层22来覆 盖第一绝缘层21。藉此，可实现半导体层30的良好图案化，并且同时可阻挡金属等从下层 移动。此外，第二绝缘层22可抑制氢从第一绝缘层21向半导体层30移动。此外，可确保 第二绝缘层22向半导体层30的良好供氧性质。藉此，可维持半导体层30的良好特性。
[0122] 在本实施例，第二绝缘层16的相对介电常数为高是有利的。通过使用包含氧以及 选自Al、Ti、Ta、Hf、和Zr中的至少一种的化合物作为栅极绝缘层16来获得相对较高的介 电常数。藉此，改进薄膜晶体管120的驱动能力。
[0123] 根据本实施例，获得具有高迁移率和高可靠性的实用薄膜晶体管。同样，在本实施 例中，可提供具有高集成度的实用半导体器件。
[0124] 在该示例中，第三绝缘层23的材料可与栅极绝缘层16的材料相同。在这种情况 下，第三绝缘层23与栅极绝缘层16相连续，并且未观察到边界。由该材料制成的绝缘层的 置于半导体层30和第一栅电极11之间的部分用作栅极绝缘层16。其他部分用作第三绝缘 层23。
[0125] 图8是示出根据第二实施例的另一半导体器件的一部分的示意性截面图。图8示 出包括在根据本实施例的半导体器件221中的薄膜晶体管121。
[0126] 在如图8所示的薄膜晶体管121中，栅极绝缘层16与第二绝缘层22相连续。例 如，栅极绝缘层16的材料与第二绝缘层22的材料是相同的。例如，栅极绝缘层16和第二 绝缘层22可具有包含氧、以及选自八1、1^ &、!^、和21'中的至少一种的化合物。获得相对 较高的介电常数和良好的蚀刻阻挡性。
[0127] 由于半导体层30的下表面和上表面使用相同的材料覆盖，因此获得薄膜晶体管 121的更稳定的特性。同样，在半导体器件211中，可提供具有高集成度的实用半导体器件。
[0128] 第三实施例
[0129] 本实施例涉及根据第一实施例的半导体器件的制造方法。
[0130] 图9是示出根据第三实施例的半导体器件的制造方法的流程图。
[0131] 图10A至图10C是示出根据第三实施例的半导体器件的制造方法的按照工艺次序 的示意性截面图。
[0132] 在如图9所示的制造方法中，在包括功能元件155的基板150的上表面150a上形 成基础绝缘层160 (步骤S110)。
[0133] 在基础绝缘层160的一部分上形成第一栅电极11 (步骤S120)。
[0134] 形成包含硅和氮的第一绝缘层21以覆盖第一栅电极11和基础绝缘层160(S130)。
[0135] 在第一绝缘层21上形成包含氧以及选自八1、11、了&、!^、和21'中的至少一种的第 二绝缘层 22 (S140)。
[0136] 如图10A所示，在第二绝缘层22上形成具有包含选自铟、镓、和锌中的至少一种的 氧化物的半导体膜30f。
[0137] 如图10B所示，通过使用第二绝缘层22作为阻挡层来图案化半导体膜30f，由半 导体膜30f形成半导体层30(步骤S150)。例如，使用干法蚀刻来图案化半导体膜30f。例 如，在干法蚀刻中使用含氯的气体。可使用包含三氯化硼的气体。
[0138] 在半导体层30上且在第二绝缘层22上形成包含氧以及选自Si、Al、Ti、Ta、HfjP Zr中的至少一种的第三绝缘层23 (步骤S160)。
[0139] 如图10C所示，从第三绝缘层23的上表面制作第一孔41h以到达半导体层30,并 且从第三绝缘层23的上表面制作第二孔42h以到达半导体层30,且第二孔42h与第一孔 41h分开(步骤S170)。例如，当制作第一孔41h和第二孔42h时，第二绝缘层22可用作阻 挡层。例如，使用干法蚀刻来制作第一孔41h和第二孔42h。例如，在干法蚀刻中，使用包含 选自四氟化碳、三氟甲烷、和氧气中的至少一种的气体。
[0140] 向第一孔41h和第二孔42h填充导电材料(步骤S180)。由填充到第一孔41h中的 导电材料形成第一导电层41。填充到第二孔42h中的导电材料形成第二导电层42由。由 此，形成包括半导体层30的薄膜晶体管(例如，薄膜晶体管110)。
[0141] 制作上述的第一孔41h和第二孔42h (步骤S170)可包括从第三绝缘层23的上表 面制作第三孔43h以使其与半导体层30分开。在第一孔41h和第二孔42h之间制成第三 孔43h。填充导电材料(步骤S180)可包括向第三孔43h填充导电材料。藉此，可形成第二 栅电极12。
[0142] 根据本实施例的制造方法，可提供具有高集成度的实用半导体器件的制造方法。
[0143] 在如图10C所示的实施例中，还可设置互连50的孔(互连孔50h)。换言之，制作第 一孔41h和第二孔42h (步骤S170)可包括制作其中形成使功能元件155电连接到薄膜晶 体管的功能元件155的互连50的至少一部分的互连孔50h。填充导电材料(步骤S180)可 包括向互连孔50h填充导电材料。藉此，可形成互连50的至少一部分。
[0144] 第四实施例
[0145] 本实施例涉及根据第二实施例的半导体器件的制造方法。
[0146] 图11是示出根据第四实施例的半导体器件的制造方法的流程图。
[0147] 图12A至图12C是示出根据第四实施例的半导体器件的制造方法的按照工艺次序 的示意性截面图。
[0148] 在如图11所示的制造方法中，在包括功能元件155的基板150的上表面150a上 形成基础绝缘层160 (步骤S110)。
[0149] 在基础绝缘层160上形成包含硅和氮的第一绝缘层21 (步骤S130)。
[0150] 在第一绝缘层21上形成包含氧以及选自八1、11、了&、!^、和21'中的至少一种的第 二绝缘层 22 (S140)。
[0151] 如图12A所示，在第二绝缘层22上形成具有包含选自铟、镓、和锌中的至少一种的 氧化物的半导体膜30f。
[0152] 如图12B所示，通过使用第二绝缘层22作为阻挡层来图案化半导体膜30f，由半导 体膜30f形成半导体层30 (步骤S150)。同样，在这种情况下，使用干法蚀刻来图案化半导 体膜30f。例如，在干法蚀刻中候用含氯的气体。可使用包含三氯化硼的气体。
[0153] 在半导体层30上且在第二绝缘层22上形成包含氧以及选自Si、Al、Ti、Ta、Hf、 和Zr中的至少一种的第三绝缘层23 (步骤S160)。例如，使用半导体层30上的第三绝缘 层23的部分作为栅极绝缘层16。
[0154] 如图12C所示，从第三绝缘层23的上表面制作第一孔41h以到达半导体层30,从 第三绝缘层23的上表面制作第二孔42h以到达半导体层30,且第二孔42h与第一孔41h分 开，并且在第一孔41h和第二孔42h之间从第三绝缘层23的上表面制作第三孔43h以使 其与半导体层30分开(步骤S171 )。例如，使用干法蚀刻来制作第一孔41h、第二孔42h、以 及第三孔43h。同样，在这种情况下，在干法蚀刻中，使用包含选自四氟化碳、三氟甲烷、和氧 气中的至少一种的气体。
[0155] 向第一孔41h、第二孔42h、以及第三孔43h填充导电材料(步骤S180)。由填充到 第一孔41h中的导电材料形成第一导电层41。由填充到第二孔42h中的导电材料形成第二 导电层42。由填充到第三孔43h中的导电材料形成第一栅电极11。由此，形成包括半导体 层30的薄膜晶体管(例如，薄膜晶体管120)。
[0156] 根据本实施例的制造方法，可提供具有高集成度的实用半导体器件的制造方法。
[0157] 同样，在这种情况下，制作第一孔41h和第二孔42h (步骤S171)可包括制作其中 形成使功能元件155电连接到薄膜晶体管的互连50的至少一部分的互连孔50h。然后，填 充导电材料(步骤S180)可包括向互连孔50h填充导电材料。藉此，可形成互连50的至少 一部分。
[0158] 在第一至第四实施例中，在其中氧化硅用作第二绝缘层22和第三绝缘层23的情 况下，TE0S膜可用作选自这些层中的至少一层。多孔膜可用作选自第二绝缘层22和第三 绝缘层23中的至少一个。多孔膜可包括例如SiOC。例如，通过使用多孔膜，可降低这些互 连之间的寄生电容。
[0159] 根据这些实施例，可提供具有高集成度的实用半导体器件以及该半导体器件的制 造方法。
[0160] 在本申请的说明书中，"垂直"和"平行"不仅指严格地垂直和严格地平行，而且还 包括例如由制造工艺等引起的波动。基本垂直和基本平行是足够的。
[0161] 在上文中，参考特定示例来描述本发明的实施例。然而，本发明不限于这些特定示 例。例如，本领域技术人员可通过从已知的领域适当地选择包括在半导体器件中的组件(诸 如基板、功能元件、基础绝缘层、第一栅电极、第二栅电极、第一至第三绝缘层、栅极绝缘层、 第一导电层、第二导电层、互连、第一至第三互连、层间绝缘层等）的特定配置来类似地实践 本发明，并且这种实践在获得类似效果的程度上落入本发明的范围。
[0162] 此外，特定示例的任何两个或两个以上组件可在技术可行性的程度上进行组合， 并且在包括本发明目的的程度上被包括在本发明的范围中。
[0163] 此外，通过本领域技术人员可基于如本发明实施例所述的半导体器件及其制造方 法进行适当的设计修改而实践的所有半导体器件及其制造方法在包括本发明精神的程度 上也落入本发明的范围内。
[0164] 在本发明的精神内本领域技术人员可构想各种其他变体和修改，并且应当理解这 些变体和修改也涵盖在本发明的范围内。
[0165] 尽管描述了特定实施例，但这些实施例只是作为示例呈现，并且不旨在限制本发 明的范围。实际上，在本文中所描述的新颖实施例可以各种其他形式体现，此外，可作出以 本文中所描述的实施例的形式的各种省略、替换和改变而不背离本发明的精神。所附权利 要求书及其等效物旨在覆盖可落入本发明的范围和精神的这些形式或修改。
【权利要求】
1. 一种半导体器件，包括： 具有功能元件的基板，所述基板具有上表面； 设置在所述上表面上的基础绝缘层；以及 薄膜晶体管，所述薄膜晶体管包括： 设置在所述基础绝缘层的一部分上的第一栅电极； 覆盖所述第一栅电极和所述基础绝缘层的第一绝缘层，所述第一绝缘层包含硅和氮； 设置在所述第一绝缘层上的第二绝缘层，所述第二绝缘层包含氧、以及选自Al、Ti、Ta、 Hf和Zr中的至少一种，所述第二绝缘层具有第一部分、在与所述上表面平行的平面上在第 一方向上与所述第一部分分开的第二部分、以及位于所述第一栅电极上以设置在所述第一 部分和所述第二部分之间的第三部分； 具有包含选自In、Ga和Zn中的至少一种的氧化物的半导体层，所述半导体层与所述第 三部分上的所述第二绝缘层接触，所述半导体层具有第四部分、在所述第一方向上与所述 第四部分分开的第五部分、以及设置在所述第四部分和所述第五部分之间的第六部分，所 述第四部分当被投影到与所述上表面平行的平面上时部署在所述第六部分和所述第一部 分之间，所述第五部分当被投影到与所述上表面平行的平面上时部署在所述第六部分和所 述第二部分之间； 与所述第四部分接触的第一导电层； 与所述第五部分接触的第二导电层；以及 覆盖所述半导体层的除所述第四部分和所述第五部分以外的部分的第三绝缘层，所述 第三绝缘层包含氧、以及选自Si、Al、Ti、Ta、Hf和Zr中的至少一种。
2. 如权利要求1所述的器件，其特征在于，所述薄膜晶体管还包括设置在所述第六部 分上的第二栅电极。
3. 如权利要求2所述的器件，其特征在于，所述第三绝缘层具有设置在所述第六部分 和所述第二栅电极之间的部分。
4. 如权利要求1所述的器件，其特征在于，所述第二绝缘层具有设置在所述第六部分 上的部分。
5. 如权利要求1所述的器件，其特征在于，所述第二绝缘层的厚度不大于50nm。
6. 如权利要求1所述的器件，其特征在于，选自所述第一栅电极、所述第一导电层、以 及所述第二导电层中的至少一个包含选自铝、铜、钨、钽、钥、和钛中的至少一种。
7. 如权利要求1所述的器件，其特征在于， 所述第一绝缘层包含氮化硅，并且 所述第二绝缘层包含氧化铝。
8. 如权利要求1所述的器件，其特征在于，所述第三绝缘层包含氧化硅。
9. 如权利要求1所述的器件，其特征在于，所述功能元件包括设置在所述基板的下表 面处的成像单元。
10. 如权利要求1所述的器件，其特征在于， 所述第一导电层还接触所述第一部分，并且 所述第二导电层还接触所述第二部分。
11. 如权利要求1所述的器件，其特征在于，所述第二绝缘层能够向所述半导体层供 氧。
12. 如权利要求11所述的器件，其特征在于，所述第三绝缘层能够向所述半导体层供 氧。
13. 如权利要求12所述的器件，其特征在于，所述第二绝缘层能够抑制氢渗透到所述 半导体层中。
14. 一种半导体器件，包括： 具有功能元件的基板，所述基板具有上表面； 设置在所述上表面上的基础绝缘层； 设置在所述基础绝缘层上的第一绝缘层，所述第一绝缘层包含硅和氮； 设置在所述第一绝缘层上的第二绝缘层，所述第二绝缘层包含氧、以及选自Al、Ti、Ta、 Hf、和Zr中的至少一种，所述第二绝缘层具有第一部分、在与所述上表面平行的平面上在 第一方向上与所述第一部分分开的第二部分、以及设置在所述第一部分和所述第二部分之 间的第三部分；以及 薄膜晶体管，所述薄膜晶体管包括： 具有包含选自铟、镓、和锌中的至少一种的氧化物的半导体层，所述半导体层接触所述 第三部分上的所述第二绝缘层，所述半导体层具有第四部分、在所述第一方向上与所述第 四部分分开的第五部分、以及设置在所述第四部分和所述第五部分之间的第六部分，所述 第四部分部署在所述第六部分和所述第一部分之间，所述第五部分部署在所述第六部分和 所述第二部分之间； 设置在所述第六部分上的栅极绝缘层，所述栅极绝缘层包含金属和氧； 设置在所述栅极绝缘层上的第一栅电极； 接触所述第四部分的第一导电层； 接触所述第五部分的第二导电层；以及 覆盖所述半导体层的除所述第四部分和所述第五部分以外的部分的第三绝缘层，所述 第三绝缘层包含氧、以及选自3丨、41、11、了&、!^、和21'中的至少一种。
15. 如权利要求14所述的器件，其特征在于，所述第二绝缘层的厚度不大于50nm。
16. 如权利要求14所述的器件，其特征在于，选自所述第一栅电极、所述第一导电层、 以及所述第二导电层中的至少一个包含选自铝、铜、钨、钽、钥、和钛中的至少一种。
17. 如权利要求14所述的器件，其特征在于， 所述第一绝缘层包含氮化硅，并且 所述第二绝缘层包含氧化铝。
18. 如权利要求14所述的器件，其特征在于，所述第三绝缘层包含氧化硅。
19. 如权利要求14所述的器件，其特征在于，所述功能元件包括设置在所述基板的下 表面处的成像单元。 2〇. -种半导体器件的制造方法，包括： 在包括功能元件的基板的上表面上形成基础绝缘层； 在所述基础绝缘层的一部分上形成第一栅电极； 形成包含硅和氮的第一绝缘层以覆盖所述第一栅电极和所述基础绝缘层； 在所述第一绝缘层上形成包含氧以及选自八1、11、13、!^、和21'中的至少一种的第二绝 缘层； 在所述第二绝缘层上形成具有包含选自铟、镓、和锌中的至少一种的氧化物的半导体 膜，并且通过使用所述第二绝缘层作为阻挡层来图案化所述半导体膜，来由所述半导体膜 形成半导体层； 在所述半导体层上且在所述第二绝缘层上形成包含氧以及选自Si、Al、Ti、Ta、Hf、和 Zr中的至少一种的第三绝缘层； 从所述第三绝缘层的上表面制作第一孔以到达所述半导体层，并且从所述第三绝缘层 的所述上表面制作第二孔以到达所述半导体层且与所述第一孔分开；以及 通过向所述第一孔和所述第二孔填充导电材料来形成包括所述半导体层的薄膜晶体 管。
【文档编号】H01L29/786GK104064537SQ201410074863
【公开日】2014年9月24日 申请日期:2014年3月3日 优先权日:2013年3月22日
【发明者】中野慎太郎, 上田知正, 藤原郁夫, 山口 一 申请人:株式会社东芝