肖特基二极管及其制作方法
【专利摘要】本发明提供了一种肖特基二极管及其制作方法，其中，所述制作方法包括：提供半导体衬底，所述半导体衬底上形成有n型外延层；在所述半导体衬底及n型外延层中形成沟槽，所述沟槽呈环形；填充所述沟槽，并在所述沟槽上形成肖特基接触窗。本发明通过将沟槽设置成一环形，肖特基接触窗的四边都位于沟槽上，保证拐角处金属层填充的质量，降低金属层与n型外延层之间的接触电阻，并且降低边缘区域的电场，从而达到减小边缘区域四周的饱和漏电流的目的，同时还可以降低器件中其他区域的导通电阻，提高整个器件的性能。
【专利说明】肖特基二极管及其制作方法
【技术领域】
[0001]本发明涉及半导体【技术领域】，特别涉及一种肖特基二极管及其制作方法。
【背景技术】
[0002]肖特基二极管(Schottky Barrier Diode)是一种低功耗、大电流、超高速半导体器件。其反向恢复时间短(可以小到几纳秒)，正向导通电压低(0.4伏特左右)，整流电流大(可高达几千安培)，因此广泛应用于开关电源、变频器、驱动器等。
[0003]现在的肖特基二极管结构是以金属层为正极，以N型半导体衬底为负极，利用两者接触面上形成的势垒具有整流特性而制成金属-半导体器件。因为N型半导体中存在着大量的电子，金属中仅有极少量的自由电子，所以电子便从浓度高的半导体负极中向浓度低的金属正极中扩散。随着电子的不断扩散，负极表面电子浓度逐渐降低，表面电中性被破坏，于是就形成势垒。但是在该电场的作用下，正极中的电子也会产生从正极到负极的漂移运动，从而削弱了由于扩散运动而形成的电场。当建立起一定宽度的空间电荷区后，电场引起的电子漂移运动和浓度不同引起的电子扩散运动达到相对的平衡，便形成了肖特基势垒。
[0004]肖特基二极管主要包括:半导体衬底，所述半导体衬底上形成有η型外延层；所述半导体衬底及η型外延层上形成有沟槽；位于所述沟槽上形成有肖特基接触窗,所述肖特基接触窗的侧壁和底部形成有阻挡层，中间填充有金属层。图1是现有技术中MOS晶体管集成肖特基二极管的平面结构示意图。如图1所示，沟槽101为条状，沟槽101之上形成有肖特基接触窗102，所述肖特基接触窗102的侧壁和底部填充有阻挡层，里面填充有金属层(图1中未示出)，以及η型外延层和半导体衬底(图1中未示出)构成肖特基二极管，103为MOS区域的接触窗口。
[0005]使用现有技术制作的肖特基二极管，存在垂直于沟槽方向的边缘区域处有较高的饱和漏电流的问题。
【发明内容】
[0006]本发明提供了一种肖特基二极管及其制作方法，以解决现有技术中肖特基二极管在垂直沟槽方向的边缘区域处存在较高饱和漏电流的问题。
[0007]本发明提供的肖特基二极管的制作方法，包括:
[0008]提供半导体衬底，所述半导体衬底上形成有η型外延层；
[0009]在所述半导体衬底及η型外延层中形成沟槽，所述沟槽呈环形；
[0010]填充所述沟槽，并在所述沟槽上形成肖特基接触窗。
[0011 ] 进一步的，所述沟槽包括第一方向的沟槽和第二方向的沟槽。
[0012]进一步的，所述第一方向的沟槽和第二方向的沟槽相互垂直。
[0013]进一步的，所述环形为正方形。
[0014]进一步的，所述环形为长方形。[0015]进一步的，所述肖特基接触窗包括金属层以及位于所述金属层底部及侧壁的阻挡层。
[0016]进一步的，所述阻挡层为钛层/氮化钛层，所述钛层形成于所述环形区域的侧壁和底部，所述氮化钛层形成于所述钛层上，或所述阻挡层为钽层/氮化钽层，所述钽层形成于所述环形区域的侧壁和底部，所述氮化钽层形成于所述钽层上。
[0017]进一步的，所述金属层的材质为钨、铝、银、金、铜中的一种或多种。
[0018]相应的，本发明还提出一种使用以上肖特基二极管的制作方法制作的肖特基二极管，包括:
[0019]半导体衬底，所述半导体衬底上形成有η型外延层；
[0020]所述半导体衬底及η型外延层上形成有沟槽，所述沟槽呈环形；
[0021 ] 在所述沟槽上形成有肖特基接触窗。
[0022]发明人发现在条状的沟槽之上形成肖特基接触窗时，肖特基接触窗的两边位于所述沟槽之上，沟槽的存在可以保护其拐角处的阻挡层与金属层，提高成膜质量，同时阻挡层可以减小金属层与η型外延层之间的接触电阻，并且可以消除边缘区域的电场，最终使得拐角处有较小的饱和漏电流，但是在垂直于沟槽的方向上并没有沟槽的保护，由此形成的金属质量不好，并且拐角处金属的接触不好导致接触电阻比较高，最终使垂直于沟槽方向的边缘区域处存在较高的饱和漏电流。
[0023]与现有技术相比，本发明具有以下优点:
[0024]1、本发明通过将肖特基二极管的沟槽围成一环形区域，肖特基接触窗的四边都位于沟槽上，可以保证拐角处金属填充的质量，降低金属与η型外延层之间的接触电阻，并且降低边缘区域的电场，从而达到减小边缘区域四周的饱和漏电流的目的；
[0025]2、将沟槽围成一环形区域，与现有技术相比，MOS晶体管集成肖特基二极管中MOS区域的导通电阻降低，并且器件的性能也得到提升。
【专利附图】
【附图说明】
[0026]图1是现有技术中MOS晶体管集成肖特基二极管的平面结构示意图。
[0027]图2为本发明一实施例提供的MOS晶体管集成肖特基二极管的平面结构示意图。
【具体实施方式】
[0028]由【背景技术】可知，现有技术形成的肖特基二极管在垂直沟槽方向的边缘区域处存在较高饱和漏电流的问题。发明人针对上述问题进行研究，发现在条状的沟槽101之间形成肖特基接触窗102时，X方向两侧存在有沟槽101，可以保护其拐角处的阻挡层与金属层，提高成膜质量，同时阻挡层可以减小金属层102与η型外延层之间的接触电阻，最终使得X方向上拐角处有较小的饱和漏电流，但是y方向上并没有沟槽，在y方向上拐角区域形成的金属质量不好，电场较强，导致拐角处有较高的饱和漏电流。如图1所示。
[0029]经过进一步研究，发明人提出了一种肖特基二极管及其制作方法。
[0030]以下结合附图和具体实施例对本发明提出的肖特基二极管及其制作方法做进一步详细说明。根据下面说明和权利要求书，本发明的优点和特征将更清楚，需说明的是，附图均采用非常简化的形式且均使用非精准的比率，仅用于方便、明晰地辅助说明本发明实施例的目的。
[0031]本发明的核心思想在于，提供一种肖特基二极管，所述肖特基二极管的沟槽围绕成一环形区域，提高沟槽四周边缘区域的金属填充质量，减小边缘区域的饱和漏电流。
[0032]本发明提出的一种肖特基二极管的制作方法，包括以下步骤:
[0033]步骤01:提供半导体衬底，所述半导体衬底上形成有η型外延层；
[0034]步骤02:在所述半导体衬底及η型外延层中形成沟槽，所述沟槽呈环形；
[0035]步骤03:填充所述沟槽，并在所述沟槽上形成肖特基接触窗。
[0036]图2为本发明一实施例提供的MOS晶体管集成肖特基二极管的平面结构示意图，请参考图2所示，详细说明本发明提出的肖特基二极管的制作方法:
[0037]步骤01:提供半导体衬底，所述半导体衬底上形成有η型外延层。在本实施例中，所述半导体衬底可以是硅衬底或者硅锗衬底，或者本领域技术人员所知道的其他半导体衬底。所述η型外延层为掺有η型离子的硅层，所述η型外延层的形成工艺为离子注入工艺。
[0038]步骤02:在所述半导体衬底及η型外延层中形成沟槽201，所述沟槽201呈环形。
[0039]本实施例中，所述沟槽201由第一方向的沟槽和第二方向的沟槽围绕而成。所述第一方向的沟槽和第二方向的沟槽相互垂直。所述环形呈正方形或者长方形，其具体的长度及宽度由实际的耐压要求、沟槽的深度以及η型外延层的掺杂浓度等具体的参数来决定，也可以是其他的符合需要的闭合形状。
[0040]步骤03:填充所述沟槽201，并在所述沟槽201上形成肖特基接触窗202。
[0041 ] 所述肖特基接触窗202包括金属层以及位于所述金属层底部及侧壁的阻挡层。在本发明的一实施例中，所述阻挡层包括钛层和氧化钛层。所述钛层位于所述金属层的侧壁和底部，所述氧化钛层位于所述钛层上方。在所述阻挡层形成后，可以对其进行退火，使得所述阻挡层中的钛层与η型外延层的硅结合，形成钛硅化合物，减小后续形成的金属层与η型外延层之间的接触电阻。采用电镀的方法，所述金属层的材质为钨、铝、银、金、铜中的一种或多种。
[0042]本发明将沟槽设置成一环形区域，肖特基接触窗的四边都位于沟槽之上，可以保证拐角处金属填充的质量，降低金属与η型外延层之间的接触电阻，并且降低边缘区域的电场，从而达到减小边缘区域四周的饱和漏电流的目的。作为本发明的又一实施例，所述阻挡层包括钽层和氧化钽层。所述钽层形成于所述金属层的侧壁和底部，所述氮化钽层形成于所述钽层上。
[0043]在形成肖特基二极管的同时，在其他区域形成MOS晶体管203，因此该MOS晶体管203的沟槽也呈一环形。
[0044]相应的，通过上述肖特基二极管的制作方法形成的肖特基二极管，参考图2，包括:
[0045]半导体衬底，所述半导体衬底上形成有η型外延层；
[0046]所述半导体衬底及η型外延层上形成有沟槽201，所述沟槽呈环形；
[0047]在所述沟槽上形成有肖特基接触窗202。
[0048]在呈环形的沟槽上方形成肖特基接触窗时，可以提高拐角处金属的成膜质量，肖特基接触窗的四周侧壁和底部都形成有阻挡层，可以减少金属层与η型外延层之间的接触电阻，并且可以消除边缘区域的电场，从而减小边缘区域的饱和漏电流，解决了现有技术中因为沟槽是条状的，肖特基二极管在垂直沟槽方向上存在较高饱和漏电流的问题。
[0049]综上所述，本发明通过将肖特基二极管的沟槽围成一环形区域，肖特基接触窗的四边都位于沟槽之上，可以保证拐角处金属填充的质量，降低金属与η型外延层之间的接触电阻，并且降低边缘区域的电场，从而达到减小边缘区域四周的饱和漏电流的目的；将沟槽围成一环形区域，与现有技术相比，MOS晶体管集成肖特基二极管中MOS区域的导通电阻降低，并且器件的性能也得到提升。
[0050]上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。
【权利要求】
1.一种肖特基二极管的制作方法，其特征在于，包括: 提供半导体衬底，所述半导体衬底上形成有η型外延层； 在所述半导体衬底及η型外延层中形成沟槽，所述沟槽呈环形； 填充所述沟槽，并在所述沟槽上形成肖特基接触窗。
2.如权利要求1所述的肖特基二极管的制作方法，其特征在于，所述沟槽包括第一方向的沟槽和第二方向的沟槽。
3.如权利要求2所述的肖特基二极管的制作方法，其特征在于，所述第一方向的沟槽和第二方向的沟槽相互垂直。
4.如权利要求3所述的肖特基二极管的制作方法，其特征在于，所述环形为正方形。
5.如权利要求3所述的肖特基二极管的制作方法，其特征在于，所述区域为长方形。
6.如权利要求1所述的肖特基二极管的制作方法，其特征在于，所述肖特基接触窗包括金属层以及位于所述金属层底部及侧壁的阻挡层。
7.如权利要求6所述的肖特基二极管的制作方法，其特征在于，所述阻挡层为钛层/氮化钛层，所述钛层形成于所述环形区域的侧壁和底部，所述氮化钛层形成于所述钛层上，或所述阻挡层为钽层/氮化钽层，所述钽层形成于所述环形区域的侧壁和底部，所述氮化钽层形成于所述钽层上。
8.如权利要求6所述的肖特基二极管的制作方法，其特征在于，所述金属层的材质为钨、铝、银、金、铜中的一种或多种。
9.一种使用权利要求1?8所述的肖特基二极管的制作方法制作的肖特基二极管，其特征在于，包括: 半导体衬底，所述半导体衬底上形成有η型外延层； 所述半导体衬底及η型外延层上形成有沟槽，所述沟槽呈环形； 在所述沟槽上形成有肖特基接触窗。
【文档编号】H01L29/872GK103839801SQ201410098318
【公开日】2014年6月4日 申请日期:2014年3月17日 优先权日:2014年3月17日
【发明者】张怡 申请人:上海华虹宏力半导体制造有限公司