半导体器件及其制造方法

半导体器件及其制造方法
【专利摘要】本发明提供了半导体器件及其制造方法。在一个实施方式中，半导体器件包括：至少一个有源鳍，从衬底突出；第一栅电极，交叉有源鳍；第一杂质区，形成在位于第一栅电极的第一侧的有源鳍上。第一杂质区的至少一部分形成在有源鳍上的第一外延层部分中。第二杂质区形成在位于第一栅电极的第二侧的有源鳍上。第二杂质区具有不形成在外延层中的至少一部分。
【专利说明】半导体器件及其制造方法

【技术领域】
[0001] 示例实施方式涉及一种半导体器件和/或用于制造该半导体器件的方法。

【背景技术】
[0002] 近来的半导体器件正在朝着在低电压具有高速操作特性的半导体器件发展，半导 体器件的制造方法正在发展以实现提高的集成度。
[0003] 器件的提高的集成度会对场效应晶体管（FET)产生短沟道效应，FET是许多半导 体器件中的一种元件。因此，为了克服此缺点，正在积极地开展对于具有三维空间结构的沟 道的鳍型FET的研究。


【发明内容】

[0004] 至少一个实施方式涉及一种半导体器件。
[0005] 在一个实施方式中，半导体器件包括：至少一个有源鳍，从衬底突出；第一栅电 极，交叉有源鳍；以及第一杂质区，形成在位于第一栅电极的第一侧的有源鳍上。第一杂质 区的至少一部分形成在有源鳍上的第一外延层部分中。第二杂质区形成在位于第一栅电极 的第二侧的有源鳍上。第二杂质区具有不形成在外延层中的至少一部分。
[0006] 在一个实施方式中，第二杂质区的全部都不形成在外延层中。
[0007] 在一个实施方式中，第二杂质区具有处于与有源鳍的被栅电极交叉的部分的顶表 面相同的高度的顶表面。
[0008] 在一个实施方式中，第二杂质区在有源鳍的纵向方向上具有比第一杂质区大的宽 度。在一个实施方式中，半导体器件还包括：第一接触，电连接到第一杂质区；以及第二接 触，电连接到第二杂质区的相对于第一栅电极的远端部（distal end)。在一个实施方式中， 第一杂质区的顶表面高于有源鳍的被栅电极交叉的部分的顶表面。
[0009] 在一个实施方式中，半导体器件还包括：第二栅电极，交叉有源鳍；和第三杂质 区，形成在位于第二栅电极的第一侧的有源鳍上。这里，第一杂质区形成在位于第二栅电极 的第二侧的有源鳍上。
[0010] 在一个实施方式中，半导体器件还包括：第二栅电极，交叉有源鳍；和第三杂质 区，形成在位于第二栅电极的第一侧和第一栅电极的第二侧的有源鳍上。这里，第二杂质区 形成在位于第二栅电极的第二侧的有源鳍上。
[0011] 在一个实施方式中，半导体器件还包括：导体，电连接第二杂质区和第三杂质区。
[0012] 在一个实施方式中，第二杂质区包括第一部分和第二部分。第一部分形成在第二 外延层部分中，第二部分没有形成在外延层中。在一个实施方式中，第二杂质区在有源鳍的 纵向方向上具有比第一杂质区大的宽度。第一部分可以是第二杂质区相对于第一栅电极的 远端部。这里，半导体器件还可以包括：第一接触，电连接到第一杂质区；以及第二接触，电 连接到第二杂质区的第一部分。在一个实施方式中，第一部分的顶表面高于被第一栅电极 交叉的有源鳍的顶表面。在一个实施方式中，第一杂质区的顶表面高于被第一栅电极交叉 的有源鳍的顶表面。在另一个实施方式中，第一杂质区的顶表面和第一部分的顶表面处于 相同的高度。在一个实施方式中，第二杂质区包括第三部分。第三部分可以在第二杂质区 的相对于第一栅电极的近端部，第三部分可以形成在有源鳍上的第三外延层部分中。第一 部分的顶表面和第三部分的顶表面可以处于相同的高度。在一个实施方式中，第一部分的 顶表面可以高于被第一栅电极交叉的有源鳍的顶表面，第三部分的顶表面可以高于被第一 栅电极交叉的有源鳍的顶表面。
[0013] 在一个实施方式中，半导体器件还包括：蚀刻停止层，形成在第二部分上。
[0014] 在一个实施方式中，半导体器件还包括：第二栅电极，交叉有源鳍；和第三杂质 区，形成在位于第二栅电极的第一侧的有源鳍上。第一杂质区形成在位于第二栅电极的第 二侧的有源鳍上。
[0015] 在一个实施方式中，半导体器件还包括：第二栅电极，交叉有源鳍；和第三杂质 区，形成在位于第二栅电极的第一侧和第一栅电极的第二侧的有源鳍上。这里，第二杂质区 形成在位于第二栅电极的第二侧的有源鳍上。在一个实施方式中，半导体器件还包括：导 体，电连接第二杂质区和第三杂质区。
[0016] 至少一个实施方式涉及一种制造半导体器件的方法。
[0017] 在一个实施方式中，该方法包括：形成第一栅电极，该第一栅电极交叉从衬底突出 的有源鳍。第一栅电极具有第一侧和第二侧。该方法还包括：在位于第一栅电极的第二侧 的有源鳍上形成蚀刻停止层；利用第一栅电极和蚀刻停止层作为掩模来蚀刻有源鳍以在位 于第一栅电极的第一侧的有源鳍中形成第一沟槽；在有源鳍上形成外延层，使得第一外延 层部分填充第一沟槽；以及进行掺杂操作以在第一外延层部分的一部分中形成第一杂质区 以及在第一栅电极的第二侧的有源鳍中形成第二杂质区。
[0018] 在一个实施方式中，该方法还包括：在衬底上方形成绝缘层；以及在绝缘层中形 成第一和第二接触孔。第一接触孔暴露第一杂质区的一部分，第二接触孔暴露第二杂质区 的一部分。该方法还包括：分别在第一和第二接触孔中形成第一和第二接触，使得第一接触 电连接到第一杂质区并且第二接触电连接到第二杂质区。
[0019] 在一个实施方式中，蚀刻停止层暴露有源鳍的位于第一栅电极的第二侧的第一部 分，所述蚀刻有源鳍在第一部分中形成第二沟槽，所述形成外延层在第二沟槽中形成第二 外延层部分，所述进行掺杂操作在第二外延层部分中形成第二杂质区的部分。
[0020] 在一个实施方式中，第二外延层部分是第二杂质区相对于第一栅电极的近端部。
[0021] 在一个实施方式中，第二外延层部分是第二杂质区相对于第一栅电极的远端部。
[0022] 在一个实施方式中，形成外延层形成第一和第二外延层部分，使得第一外延层部 分的顶表面和第二外延层部分的顶表面都高于有源鳍的顶表面。
[0023] 在一个实施方式中，形成蚀刻停止层形成蚀刻停止层以覆盖有源鳍的其上将形成 第二杂质区的部分的全部。
[0024] 在一个实施方式中，第二杂质区在有源鳍的纵向方向上具有比第一杂质区大的宽 度。
[0025] 在一个实施方式中，所述进行掺杂操作包括：进行第一离子注入；形成覆盖衬底 的掩模而使得蚀刻停止层被暴露；以及进行第二离子注入。
[0026] 在一个实施方式中，该方法还包括：去除蚀刻停止层。

【专利附图】

【附图说明】
[0027] 通过参照附图详细描述其优选实施方式，示例实施方式的以上和其他的特征以及 优点将变得更加明显，附图中：
[0028] 图1为根据第一实施方式的半导体器件的概念布局图；
[0029] 图2A为沿着图1的线IIA-IIA截取的截面图，图2B为沿着图1的线IIB-IIB截 取的截面图；
[0030] 图3为根据第一实施方式的半导体器件的电路图；
[0031] 图4A至图4B为示出根据第一实施方式的半导体器件的操作的曲线图；
[0032] 图5为根据第二实施方式的半导体器件的概念布局图；
[0033] 图6为沿着图5的线VI-VI截取的截面图；
[0034] 图7为根据第三实施方式的半导体器件的概念布局图；
[0035] 图8为沿着图7的线VIII-VIII截取的截面图；
[0036] 图9为根据第三实施方式的半导体器件的电路图；
[0037] 图10为根据第四实施方式的半导体器件的概念布局图；
[0038] 图11为沿着图10的线XI-XI截取的截面图；
[0039] 图12为根据第五实施方式的半导体器件的截面图；
[0040] 图13为根据第六实施方式的半导体器件的截面图；
[0041] 图14为根据第七实施方式的半导体器件的截面图；
[0042] 图15为根据第八实施方式的半导体器件的截面图；
[0043] 图16为沿着图15的线XVI-XVI截取的截面图；
[0044] 图17为根据第八实施方式的半导体器件的电路图；
[0045] 图18为根据第九实施方式的半导体器件的电路图；
[0046] 图19A为根据第十实施方式的半导体器件的概念布局图，图19B为沿着图19A的 线XIXB-XIXB截取的截面图；
[0047] 图20A为根据第i^一实施方式的半导体器件的电路图，图20B为图20A所示的半 导体器件的布局图；
[0048] 图21为根据第十二实施方式的半导体器件的概念布局图；
[0049] 图22为图21的第一 SRAM存储器单元的电路图；
[0050] 图23为图21的第一 SRAM存储器单元的布局图；
[0051] 图24示出根据第十三实施方式的半导体器件；
[0052] 图25示出根据第十四实施方式的半导体器件；
[0053] 图26为包括根据示例实施方式的半导体器件的无线通信装置的方框图；
[0054] 图27为包括根据示例实施方式的半导体器件的计算系统的方框图；
[0055] 图28为包括根据示例实施方式的半导体器件的电子系统的方框图；
[0056] 图29至图31示出根据一些实施方式的半导体器件可应用到其的示例性半导体系 统；
[0057] 图32至图34B示出根据一些实施方式的制造半导体器件的方法中的工艺步骤；
[0058] 图35A至图35B示出根据一些其他实施方式的制造半导体器件的方法中的工艺步 骤；
[0059] 图36示出根据一些其他实施方式的制造半导体器件的方法中的中间工艺步骤； 以及
[0060] 图37示出根据一些其他实施方式的制造半导体器件的方法中的中间工艺步骤。

【具体实施方式】
[0061] 示例实施方式的优点和特征可以通过参照以下的详细描述和附图而更易于理解。 然而，示例实施方式可以以多种不同的形式实施，而不应被解释为限于这里所阐述的实施 方式。而是，提供这些实施方式使得本公开将透彻和完整，并将本发明的构思充分传达给本 领域技术人员。附图中，为了清晰，层和区域的厚度被夸大。
[0062] 将理解，当称一个元件或层在另一元件或层"上"或"连接到"另一元件或层时，它 可以直接在另一元件或层上或直接连接到另一元件或层，或者可以存在居间元件或层。相 反，当称一个元件"直接在"另一元件或层上或"直接连接到"另一元件或层时，不存在居间 元件或层。相同的附图标记始终指代相同的元件。如这里所使用的，术语"和/或"包括一 个或多个相关列举项目的任何和所有组合。
[0063] 为便于描述这里可以使用诸如"在…之下"、"在...下面"、"下"、"在…之上"、"上" 等空间关系术语以描述如附图中所示的一个元件或特征与另一个(些）元件或特征之间的 关系。将理解，空间关系术语是用来概括除附图所示取向之外器件在使用或操作中的不同 取向的。例如，如果附图中的器件翻转过来，被描述为"在"其他元件或特征"之下"或"下 面"的元件将会在其他元件或特征的"上方"。因此，示例性术语"在...下面"就能够涵盖 之上和之下两种取向。器件可以采取其他取向（旋转90度或在其他取向），这里所用的空间 关系描述语做相应解释。
[0064] 在描述本发明的上下文中（尤其在权利要求书的上下文中）术语"一"和"该"以及 类似的指示语的使用应被解释为涵盖单数和复数二者，除非另外地指示或者上下文明显矛 盾。术语"包括"、"具有"和"包含"将被解释为开放性术语（即，表示"包括但不限于")，除 非另外注明。
[0065] 将理解，虽然这里可以使用术语第一、第二等来描述各种元件，但这些元件不应受 限于这些术语。这些术语仅被用于将一个元件与另一元件区别开。因此，以下讨论的第一 元件、第一组件或第一部分可以被称为第二元件、第二组件或第二部分，而不背离示例实施 方式的教导。
[0066] 示例实施方式将参照透视图、截面图和/或平面图来描述。因此，示例视图的轮廓 可以根据制造技术和/或容差而修改。也就是，实施方式不意欲限制示例实施方式的范围， 而是涵盖由于制造工艺的变化可引起的变化和修改。因此，图中所示的区域被以示意的形 式示出，区域的形状通过举例说明的方式而不是作为限制给出。
[0067] 除非另行定义，这里使用的所有技术术语和科学术语都具有本领域的普通技术人 员所通常理解的同样的含义。应注意，这里提供的任何和所有示例或者示例术语的使用仅 旨在更好地说明示例实施方式，而不是对本发明的范围进行限制，除非另外指定。此外，除 非另行定义，通用字典中定义的所有术语可以不被过度地解释。
[0068] 在下文，将参照图1至图4B描述根据第一实施方式的半导体器件。
[0069] 图1为根据第一实施方式的半导体器件的概念布局图，图2A为沿着图1的线 IIA-IIA截取的截面图，图2B为沿着图1的线IIB-IIB截取的截面图，图3为根据第一实施 方式的半导体器件的电路图，图4A至图4B为示出根据第一实施方式的半导体器件的操作 的曲线图。
[0070] 首先，参照图1至图2B，半导体器件1包括有源鳍F、栅电极50、第一杂质区42和 第二杂质区44。
[0071] 有源鳍F可以形成为从衬底SB突出并可以在第一方向上(例如，在X轴方向上)延 伸。这里，有源鳍F可以通过蚀刻衬底SB的一部分而形成。也就是说，衬底SB和有源鳍F 可以包括相同的材料，但示例实施方式的方面不限于此。有源鳍F还可以通过另外的方法 形成。例如，在一些实施方式中，有源鳍F可以通过允许外延层单独地生长在衬底SB上并 蚀刻所生长的外延层而形成。
[0072] 在一些实施方式中，如图2B所示，通过深沟槽隔离（DTI)(图19B的110)彼此分 离的有源基部AB形成在衬底SB上，有源鳍F可以形成在有源基部AB上。有源鳍F可以通 过浅沟槽隔离（STI) 120而彼此分离，但是示例实施方式的方面不限于此。然而，可以不形 成有源基部AB。也就是说，在一些其他的示例实施方式中，有源鳍F可以直接形成在衬底 SB上。
[0073] 在一些实施方式中，如所示的，有源鳍F可以通过将每两个有源鳍F分组而形成。 也就是说，两个有源鳍F可以形成在有源基部AB中的一个上。有源鳍F以这样的方式布置 是因为它们通过利用两个虚设间隔物蚀刻有源基部AB而形成，但是示例实施方式的方面 不限于此。有源鳍F的布置可以以不同的方式修改。
[0074] 在所示的实施方式中，有源鳍F的截面形状是锥形的，使得有源鳍F的宽度从顶部 至底部逐渐增大，但是示例实施方式的方面不限于此。在一些实施方式中，有源鳍F可以被 修改为具有矩形截面。另外，在一些其他实施方式中，有源鳍F的截面形状可以被倒角。也 就是说，有源鳍F的拐角可以被圆化。
[0075] 衬底SB可以例如为半导体衬底。衬底SB可以由一种或多种半导体材料诸如Si、 Ge、SiGe、GaP、GaAs、SiC、SiGeC、InAs和InP制成。有源基部AB可以例如由半导体材料制 成。在一些实施方式中，衬底SB和有源基部AB可以包括相同的材料。
[0076] 另外，在一些实施方式中，衬底SB可以是绝缘衬底。具体地，衬底SB可以是绝缘 体上硅（SOI)衬底。这里，有源鳍F和有源基部AB可以通过在被用作衬底SB的掩埋氧化 物层上形成单晶硅并图案化单晶硅而形成。在这种情况下，有源鳍F和有源基部AB可以是 外延层。SOI衬底的使用可以有利地减少在半导体器件1的操作期间的延迟时间。
[0077] 栅电极50可以在第二方向上(例如，在Y轴方向上)延伸而交叉有源鳍F。栅极绝 缘层40可以形成在栅电极50下。换句话说，栅极绝缘层40可以设置在有源鳍F和栅电极 50之间。栅极绝缘层40可以在第二方向上(例如，在Y轴方向上)延伸，像栅电极50 -样。
[0078] 栅极绝缘层40可以包括例如高k材料(例如，k大于3.9)。在一些实施方式中，栅 极绝缘层40可以包括例如Hf0 2、A1203、Zr02或Ta02dli是示例实施方式的方面不限于此。
[0079] 尽管没有具体示出，但是界面层可以被进一步提供在栅极绝缘层40和有源鳍F之 间，以避免在栅极绝缘层40和有源鳍F之间的不良界面特性。界面层可以包括具有9或更 小的介电常数（k)的低k材料层，例如，硅氧化物层（k?4)或硅氮氧化物层(根据氧原子和 氮原子的含量，k?4?8)。可选地，界面层可以包括硅酸盐或上面例举的层的组合。
[0080] 栅电极50可以包括导电材料。在一些不例实施方式中，栅电极50可以包括高导 电性的金属，但是示例实施方式的方面不限于此。也就是说，在一些其他实施方式中，栅电 极50可以由非金属诸如多晶娃制成。
[0081] 间隔物60可以设置在栅电极50的至少一侧。具体地，如图2A所示，间隔物60可 以形成在栅电极50的两侧。间隔物60可以包括氮化物层和氮氧化物层中的至少一个。在 图2A中，间隔物60的一个侧表面是弯曲的，但是示例实施方式的方面不限于此。间隔物60 的形状可以以各种方式修改。例如，在一些实施方式中，不同于所不的实施方式，间隔物60 可以被修改为具有字母" I "形或字母"L"形。
[0082] 沟槽19可以设置在用于第一晶体管TR1的栅电极50的至少一侧。具体地，如图 2A所示，沟槽19可以设置在用于第一晶体管TR1的栅电极50的两侧。沟槽19可以通过蚀 刻在栅电极50的两侧的有源鳍F而形成。
[0083] 外延层20可以形成在沟槽19中。具体地，外延层20可以形成为填充沟槽19。在 一些实施方式中，外延层20可以通过在沟槽19上进行外延生长工艺以充分地填充沟槽19 而形成。因此，外延层20的顶表面可以形成得比沟槽19的顶表面高。此外，在一些实施方 式中，外延层20的顶表面可以形成得比栅电极50的底表面高，如图2A所示。也就是，外延 层20的顶表面可以比有源鳍F的顶表面高。
[0084] 外延层20可以改善第一和第二晶体管TR1和TR2的操作特性。例如，当第一和第 二晶体管TR1和TR2是NM0S晶体管时，外延层20可以包括用于施加张应力到沟道的材料， 诸如SiC。另外，例如，当第一和第二晶体管TR1和TR2是PM0S晶体管时，外延层20可以包 括用于施加压应力到沟道的材料，诸如SiGe。
[0085] 杂质区30可以形成在外延层20内或有源鳍F内。在下面的描述中，将关于第二 晶体管TR2描述根据实施方式的杂质区30,但是示例实施方式的方面不限于此。示例实施 方式也可以应用于其他类型的晶体管(例如，TR1)。
[0086] 第一杂质区42可以形成在第二晶体管TR2的栅电极50的一侧，第二杂质区44可 以形成在栅电极50的另一侧。第一和第二杂质区42和44可以是第二晶体管TR2的源极 区和漏极区。例如，当第一和第二杂质区42和44的导电类型为N型时，第二晶体管TR2可 以是NM0S晶体管。另外，例如，当第一和第二杂质区42和44的导电类型为P型时，第二晶 体管TR2可以是PM0S晶体管。
[0087] 在一些实施方式中，第一杂质区42可以是第二晶体管TR2的源极区，第二杂质区 44可以是第二晶体管TR2的漏极区，但是示例实施方式的方面不限于此。
[0088] 在实施方式中，第一杂质区42可以是正常的杂质区，第二杂质区44可以是延伸的 杂质区。换句话说，第二杂质区44在第一或纵向方向(例如，X轴方向)上的宽度W2可以大 于第一杂质区42在第一或纵向方向（例如，X轴方向）上的宽度W1。当第二杂质区44是延 伸的杂质区时，它可以起到镇流电阻（BR)的功能。在这种情况下，由于包括第一杂质区42、 有源鳍F和第二杂质区44的双极结型晶体管（BJT)操作，第二晶体管TR2可以起到静电放 电（ESD)的功能以阻挡施加到第二接触90的突然的浪涌，这将在后面更详细地描述。
[0089] 第二杂质区44的近端部分和远端部分可以形成在有源层20中，第二杂质区44的 其他部分可以形成在有源鳍F中，如所示的。这里，形成在有源鳍F中的第二杂质区44的 顶表面S2可以形成在与具有设置在其上的栅电极50的有源鳍F的顶表面基本上相同的高 度。以这样的方式，形成在有源鳍F中的第二杂质区44的顶表面S2形成在与具有设置在 其上的栅电极50的有源鳍F的顶表面基本上相同的高度，因为沟槽19和外延层20通过蚀 刻停止层80而没有形成在相应的区域处，这将在后面详细描述。
[0090] 另外，如所示的，形成在外延层20中的第二杂质区44的顶表面可以形成得比形成 在有源鳍F中的第二杂质区44的顶表面S2高。此外，如所示的，形成在外延层20中的第 二杂质区44的顶表面可以形成在与形成在外延层20中的第一杂质区42的顶表面基本上 相同的高度。也就是说，在实施方式中，第二杂质区44可以是形成得比栅电极50的底表面 高的延伸的杂质区。
[0091] 在一些实施方式中，第一和第二杂质区42和44可以形成为与间隔物60重叠。具 体地，如所示的，第一和第二杂质区42和44的部分可以在间隔物60的下部下面缩进，但是 示例实施方式的方面不限于此。第一和第二杂质区42和44可以被修改为具有不同的形状。
[0092] 蚀刻停止层80可以形成在形成于有源鳍F中的第二杂质区44的顶表面S2上。在 一些实施方式中，蚀刻停止层80可以包括与间隔物60相同的材料。也就是说，当间隔物60 由例如氮化物层形成时，蚀刻停止层80也可以由氮化物层形成。此外，当间隔物60由例如 氮氧化物层形成时，蚀刻停止层80也可以由氮氧化物层形成。以这样的方式，蚀刻停止层 80和间隔物60包括相同的材料，因为它们同时形成，但是示例实施方式的方面不限于此。 可选地，蚀刻停止层80可以以各种方式形成。
[0093] 具体地，在一些其他的实施方式中，尽管未具体地示出，但是蚀刻停止层80可以 与形成在栅电极50上的覆盖层同时形成。此外，在一些其他的实施方式中，蚀刻停止层80 也可以与无源器件(例如，电阻器、电容器等)而不是有源器件诸如所示的晶体管TR1和TR2 同时形成。
[0094] 第一接触70可以电连接到第一杂质区42。第二接触90可以电连接到第二杂质区 44。例如，第二接触90可以电连接到第二杂质区44的远端部。在一些实施方式中，第一接 触70可以为例如第二晶体管TR2的源极接触，第二接触90可以为例如第二晶体管TR2的 漏极接触，但是示例实施方式的方面不限于此。
[0095] 如所示的，电连接到第二接触90的第二杂质区44可以形成在外延层20中。具体 地，电连接到第二接触90的第二杂质区44可以形成在外延层20中，该外延层20填充位于 第二杂质区44的远端部处的沟槽19,但是示例实施方式的方面不限于此。形成有第二接触 90的区域的形状可以以各种方式修改。
[0096] 此外，蚀刻停止层80还可以形成在电连接到第二接触90的第二杂质区44的另一 侦k形成在第二杂质区44的另一侧的该蚀刻停止层80可以与形成在形成于有源鳍F中的 第二杂质区44的顶表面S2上的蚀刻停止层80 -起使得沟槽19和外延层20仅局部地形 成在没有形成蚀刻停止层80的区域处。
[0097] 在实施方式中，当第二晶体管TR2操作时，第一接触70和有源鳍F可以连接到接 地电压GND，如图3所示。I/O信号或电源电压VDD可以施加到第二接触90。期望的栅电压 可以通过栅极接触GC施加到栅电极50。
[0098] 如上所述，在第二晶体管TR2中，延伸的第二杂质区44可以用作镇流电阻BR。此 夕卜，由于第一杂质区42、有源鳍F和第二杂质区44构成双极结型晶体管（BJT)，如图4A至 图4B所示，在第二晶体管TR2中，即使施加到第二接触90的电压急剧地增加，如图4A所示 (例如，增加至大的电压VI)，驱动电流也不会急剧增加，如图4B所示。换句话说，静电放电 (ESD )的功能可以被执行以阻挡施加到第二接触90的突然的浪涌。因此，在第二晶体管TR2 中，当第二晶体管TR2执行ESD操作时，延伸的第二杂质区44可以起到重要的作用。
[0099] 为了形成延伸的第二杂质区44,沟槽19首先形成在整个延伸的第二杂质区44。当 外延层20通过外延生长工艺形成在沟槽19中时，由于延伸的第二杂质区44的宽度W2相 对较大，所以外延层20不能被均匀地形成。在这种情况下，形成在外延层20中的杂质区30 也不能均匀地形成。以这样的方式，如果杂质区30不均匀地形成，则第二接触90可能没有 电连接到杂质区30,于是被断开。
[0100] 因此，在根据本实施方式的半导体器件1中，沟槽19和外延层20不是全部地形成 在整个延伸的第二杂质区44上，而是利用蚀刻停止层80仅局部地形成在形成外延层20的 区域(例如，邻近晶体管TR1和TR2的沟道的区域)处。因此，可以避免杂质区30不能被均匀 地形成的情况，从而以可靠的方式将第二接触90电连接到杂质区(例如，第二杂质区44)。 因此，能够改善半导体器件1的可靠性。
[0101] 接下来，将参照图5和图6描述根据第二实施方式的半导体器件。
[0102] 图5是根据第二实施方式的半导体器件的概念布局图，图6是沿着图5的线VI-VI 截取的截面图。下面的描述将仅集中在本实施方式与前述实施方式之间的差异上。
[0103] 参照图5和图6,根据第二实施方式的半导体器件2与根据第一实施方式的半导体 器件（图2A的1)的不同之处在于：形成在延伸的第二杂质区44上的蚀刻停止层（图2A的 80)在制造工艺期间被去除以形成半导体器件2。
[0104] 也就是说，在半导体器件2中，蚀刻停止层（图2A的80)不再处于形成在有源鳍F 中的第二杂质区44的顶表面S2上。在这种情况下，形成于有源鳍F中的第二杂质区44的 顶表面S2可以处于与具有设置在其上的栅电极50的有源鳍F的顶表面S1相同的高度。
[0105] 这里，由于第二接触部90和延伸的第二杂质区44以可靠的方式电连接，所以能够 改善半导体器件2的可靠性。
[0106] 接下来，将参照图7至图9描述根据第三实施方式的半导体器件。
[0107] 图7为根据第三实施方式的半导体器件的概念布局图，图8为沿着图7的线 VIII-VIII截取的截面图，图9为根据第三实施方式的半导体器件的电路图。为了简洁起 见，下面的描述将集中在本实施方式与前述实施方式之间的差异上。
[0108] 首先，参照图7和图8所示，根据本实施方式的半导体器件3还可以包括在第二方 向上(例如，在Y轴方向上)平行于栅电极50延伸的虚设栅电极52。虚设栅电极52可以形 成虚设晶体管DTR。
[0109] 这里，延伸的第二杂质区44可以包括设置在虚设栅电极52的一侧的第一子杂质 区44a和设置在虚设栅电极52的另一侧并与第一子杂质区44a分离的第二子杂质区44b。
[0110] 此外，彼此分离的第一子杂质区44a和第二子杂质区44b可以通过连接线92电连 接到彼此。
[0111] 在一些实施方式中，第一子杂质区44a的宽度和第二子杂质区44b的宽度可以彼 此不同。具体地，如所示的，第一子杂质区44a的宽度可以在纵向方向上大于第二子杂质区 44b的宽度。
[0112] 另外，在一些实施方式中，如所示的，第一子杂质区44a形成在有源鳍F中，第二子 杂质区44b可以形成在填充沟槽19的外延层20中。因此，第二子杂质区44b的顶表面可 以比第一子杂质区44a的顶表面高。另外，第一子杂质区44a的顶表面S2可以形成在与具 有设置在其上的栅电极50的有源鳍F的顶表面S1基本上相同的高度处。另外，第一子杂 质区44a的顶表面S2也可以形成在与具有虚设栅电极52的有源鳍F的顶表面基本上相同 的高度处。
[0113] 在示出的实施方式中，具有第二接触90的第一子杂质区44a形成在有源鳍F中。 因此，如上所述，不存在第一子杂质区44a和第二接触90由于外延层20的不均匀生长而断 开的风险，从而改善了半导体器件3的可靠性。
[0114] 此外，在实施方式中，当第二晶体管TR2操作时，第一接触70和有源鳍F可以连接 到接地电压GND，如图9所示。I/O信号或电源电压VDD可以施加到第二接触90。期望的 (或可选地，预定的）栅电压可以通过栅极接触GC施加到栅电极50。
[0115] 在一些实施方式中，当第二晶体管TR2操作时，虚设栅电极52可以浮置，但是示例 实施方式的方面不限于此。虚设栅电极52可以以不同的方式操作。例如，在一些其他的实 施方式中，当第二晶体管TR2操作时，电源电压VDD可以施加到虚设栅电极52。
[0116] 在根据实施方式的半导体器件3中，第一子杂质区44a以及将第一子杂质区44a 电连接到第二子杂质区44b的连接线92可以用作镇流电阻BR1和BR2。也就是说，第一子 杂质区44a可以形成第一镇流电阻BR1，将第一子杂质区44a电连接到第二子杂质区44b的 连接线92可以形成第二镇流电阻BR2。因此，与之前的实施方式相比，镇流电阻BR1和BR2 可以增大镇流电阻的量。
[0117] 此外，第一杂质区42、有源鳍F和第二子杂质区44b可以构成双极结型晶体管 (BJT)，第二子杂质区44b、有源鳍F和第一子杂质区44a可以构成另一双极结型晶体管 (BJT)。
[0118] 因此，半导体器件3中包括的第二晶体管TR2可以提高ESD功能。
[0119] 接下来，将参照图10和图11描述根据第四实施方式的半导体器件。
[0120] 图10为根据第四实施方式的半导体器件的概念布局图，图11为沿着图10的线 XI-XI截取的截面图。为了简洁起见，下面的描述将集中在本实施方式与前述实施方式之间 的差异上。
[0121] 参照图10和图11，根据本实施方式的半导体器件4还可以包括平行于栅电极50 在第二方向上(例如，在Y轴方向上)延伸的第一和第二虚设栅电极52和54。第一虚设栅电 极52可以形成第一虚设晶体管DTR1，第二虚设栅电极54可以形成第二虚设晶体管DTR2。
[0122] 这里，延伸的第二杂质区44可以包括设置在第二虚设栅电极54的一侧的第一子 杂质区44a和设置在第一虚设栅电极52的另一侧且与第一子杂质区44a分离的第二子杂 质区44b。另外，虚设杂质区46可以设置在第一虚设栅电极52和第二虚设栅电极54之间。
[0123] 如上所述，在第二杂质区44中包括的第一子杂质区44a可以设置在第二虚设栅电 极54的一侧，虚设杂质区46可以设置在第一虚设栅电极52和第二虚设栅电极54之间，在 延伸的第二杂质区44中包括的第二子杂质区44b可以设置在栅电极50和第一虚设栅电极 52之间，第一杂质区42可以设置在栅电极50的另一侧。
[0124] 此外，彼此分离的第一子杂质区44a和第二子杂质区44b可以通过连接线94而彼 此电连接。
[0125] 在一些实施方式中，第一子杂质区44a的宽度和第二子杂质区44b的宽度可以彼 此不同。具体地，如所示的，第一子杂质区44a的宽度可以在纵向方向上大于第二子杂质区 44b的宽度。
[0126] 另外，在一些实施方式中，如所示的，第一子杂质区44a形成在有源鳍F中，第二子 杂质区44b可以形成在填充沟槽19的外延层20中。因此，第二子杂质区44b的顶表面可 以比第一子杂质区44a的顶表面高。另外，第一子杂质区44a的顶表面S2可以形成在与具 有设置在其上的栅电极50的有源鳍F的顶表面S1基本上相同的高度处。此外，第一子杂 质区44a的顶表面S2也可以形成在与具有虚设栅电极52的有源鳍F的顶表面基本上相同 的高度处。
[0127] 在所示的实施方式中，具有第二接触90的第一子杂质区44a形成在有源鳍F中。 因此，如上所述，不存在第一子杂质区44a和第二接触90由于外延层20的不均匀生长而断 开的风险，从而改善了半导体器件4的可靠性。
[0128] 另外，如所示的，虚设杂质区46的一部分可以形成在外延层20中，虚设杂质区46 的另一部分可以形成在有源鳍F中。也就是说，如所示的，虚设杂质区46的顶表面的一部 分可以比虚设杂质区46的顶表面的另一部分高。在实施方式中，由于在半导体器件4的制 造工艺(其将在下面更详细地描述)中蚀刻停止层（图36的80)的一端设置在第一和第二虚 设栅电极52和54之间，所以虚设杂质区46具有这里所示的形状。
[0129] 接下来，将参照图12描述根据第五实施方式的半导体器件。
[0130] 图12是根据第五实施方式的半导体器件的截面图。下面的描述将集中在本实施 方式和前述实施方式之间的差异上。
[0131] 参照图12,在根据本实施方式的半导体器件5中，虚设杂质区47可以具有与半导 体器件4的虚设杂质区（图11的46)不同的形状。具体地，形成在外延层20中的虚设杂质 区47可以具有这样的轮廓使得虚设杂质区47的一部分被过蚀刻。根据本实施方式的虚设 杂质区47具有这样的轮廓，因为在蚀刻停止层（图36的80)的一端设置在第一和第二虚设 栅电极52和54之间的状态下形成沟槽19和外延层20,但是在蚀刻停止层80被去除时由 于掩模的未对准而使蚀刻停止层80的该端被损坏，这将在后面更详细地描述。
[0132] 接下来，将参照图13描述根据第六实施方式的半导体器件。
[0133] 图13是第六实施方式的半导体器件的截面图。下面的描述将集中在本实施方式 和前述实施方式之间的差异上。
[0134] 参照图13,在根据本实施方式的半导体器件6中，虚设杂质区48可以包括彼此分 离的第一虚设杂质区48a和第二虚设杂质区48b。这里，如所示的，第一虚设杂质区48a可 以形成在外延层20中，并且第二虚设杂质区48b可以形成在有源鳍F中。
[0135] 另外，如所示的，蚀刻停止层80可以设置在第一虚设杂质区48a和第二虚设杂质 区48b之间。具体地，蚀刻停止层80可以设置在形成于外延层20中的第一虚设杂质区48a 的附近。
[0136] 根据本实施方式的虚设杂质区48具有这里所示的形状，因为在蚀刻停止层（图36 的80)的一端设置在第一和第二虚设栅电极52和54之间的状态下形成沟槽19和外延层 20,但是在蚀刻停止层80被去除时由于掩模的未对准而使蚀刻停止层80的该端可以保留 而不被去除，这将在后面更详细地描述。
[0137] 接下来，将参照图14描述根据第七实施方式的半导体器件。
[0138] 图14是第七实施方式的半导体器件的截面图。下面的描述将集中在本实施方式 和前述实施方式之间的差异上。
[0139] 参照图14,在根据本实施方式的半导体器件7中，晶体管TR2可以通过例如置换工 艺(或后栅极（gate last)工艺）形成。因此，如所示的，栅极绝缘层34可以设置为沿着间 隔物60的侧壁向上延伸。
[0140] 另外，在实施方式中，界面层32可以形成在栅极绝缘层34和有源鳍F之间。界面 层32可以通过例如热氧化物形成。界面层32可以包括具有9或更小的介电常数（k)的低 k材料层，例如，硅氧化物层（k?4)或硅氮氧化物层(根据氧原子和氮原子的含量，k?4? 8)。可选地，界面层32可以包括硅酸盐或上面例举的层的组合。
[0141] 在根据本实施方式的半导体器件7中，栅电极可以包括功函数金属36和栅极金属 38。如上所述，当根据本实施方式的半导体器件7通过置换工艺(或后栅极工艺)形成时，如 所示的，功函数金属36可以设置为沿着间隔物60的侧壁向上延伸。
[0142] 功函数金属36控制功函数，栅极金属38可以填充由功函数金属36形成的空间。 功函数金属36可以由金属制成的单个层形成，或者可以具有包括金属氮化物层和金属的 多层结构。形成功函数金属36的金属的示例可以包括例如Al、W、Ti或它们的组合，金属氮 化物层可以包括TiN、TaN或它们的组合，但是示例实施方式的方面不限于此。栅极金属38 可以包括具有高导电性的金属。金属的示例可以包括W或A1，但是示例实施方式的方面不 限于此。
[0143] 接下来，将参照图15至图17描述根据第八实施方式的半导体器件。
[0144] 图15是根据第八实施方式的半导体器件的概念布局图，图16是沿着图15的线 XVI-XVI截取的截面图，图17是根据第八实施方式的半导体器件的电路图。下面的描述将 集中在本实施方式和前述实施方式之间的差异上。
[0145] 首先参照图15和图16,在根据本实施方式的半导体器件8中，第一杂质区43和 第二杂质区44二者都是延伸的杂质区(例如，在鳍F的纵向方向上延伸）。也就是说，如所 示的，第一杂质区43可以形成在整个外延层20和有源鳍F上，第二杂质区44也可以形成 在整个外延层20和有源鳍F上。因此，第一杂质区43在第一或纵向方向（例如，X轴方向） 上的宽度和第二杂质区44在第一方向(例如，X轴方向)上的宽度可以彼此基本上相同。另 夕卜，形成在有源鳍F中的第二杂质区44的顶表面S2和形成在有源鳍F中的第一杂质区43 的顶表面S3可以形成在与具有设置在其上的栅电极50的有源鳍F的顶表面S1基本上相 同的高度处。
[0146] 这里，如所示的，蚀刻停止层80可以形成在第一和第二杂质区43和44的每个上。 当然，像在前述实施方式的半导体器件（图6的2)中一样，在制造工艺期间蚀刻停止层80 可以随后被去除。
[0147] 在一些实施方式中，第一杂质区43可以是第三晶体管TR3的源极区，第二杂质区 44可以是第三晶体管TR3的漏极区。在实施方式中，当第三晶体管TR3操作时，如图17所 示，有源鳍F可以连接到接地电压GND。I/O信号或电源电压VDD可以施加到第一和第二接 触70和90。也就是说，在一些实施方式中，I/O信号可以施加到第一接触70,电源电压VDD 可以施加到第二接触90。另外，在一些其他的实施方式中，电源电压VDD可以施加到第一接 触70, I/O信号可以施加到第二接触90。另外，在一些其他的实施方式中，电源电压VDD可 以施加到第一接触70和第二接触90二者，或者I/O信号可以施加到第一接触70和第二接 触90二者。
[0148] 延伸的第一杂质区43和延伸的第二杂质区44二者可以用作镇流电阻BR。因此， 在本实施方式中，镇流电阻BR可以存在于连接到第一接触70的路径中，并且也可以存在于 连接到第二接触部90的路径中。期望的（或可选地，预定的）栅电压可以通过栅极接触GC 施加到栅电极50。
[0149] 接下来，将参照图18描述根据第九实施方式的半导体器件。
[0150] 图18是根据第九实施方式的半导体器件的电路图。下面的描述将集中在本实施 方式和前述实施方式之间的差异上。
[0151] 参照图18,根据本实施方式的半导体器件9可以包括堆叠晶体管。在图18中，第 四至第六晶体管TR4至TR6串联地堆叠，但是示例实施方式的方面不限于此。也就是说，在 一些其他的实施方式中，堆叠晶体管的数量可以变化。
[0152] 在根据上述实施方式的半导体器件1至8中包括的晶体管可以应用于第四至第六 晶体管TR4至TR6中的至少一个。例如，在半导体器件1中包括的晶体管可以被用作第四 晶体管TR4和第六晶体管TR6。
[0153] 接下来，将参照图19A和图19B描述根据第十实施方式的半导体器件。
[0154] 图19A是根据第十实施方式的半导体器件的概念布局图，图19B是沿着图19A的 线XIXB-XIXB截取的截面图。下面的描述将集中在本实施方式和前述实施方式之间的差异 上。
[0155] 参照图19A和图19B，根据本实施方式的半导体器件10可以包括器件区DA和保护 环GR。
[0156] 根据上述实施方式的半导体器件1至9中的至少一个可以形成在器件区DA上。也 就是说，形成在器件区DA上的有源鳍F可以被用于形成工作晶体管。
[0157] 保护环GR可以设置为围绕器件区DA。如所示的，保护环GR可以通过接触阱125 连接到接地接触GRC。
[0158] 如所示的，器件区DA和保护环GR的每个可以包括有源基部AB和形成在有源基部 AB上的有源鳍F。这里，有源基部AB可以通过深沟槽隔离（DTI) 110而彼此分离，有源鳍 F可以通过浅沟槽隔离（STI) 120而彼此分离。为了便于说明，在图19B中，仅有源基部AB 中的一个形成在器件区DA上，但是示例实施方式的方面不限于此。在一些其他的实施方式 中，多个有源基部AB可以形成在器件区DA上。
[0159] 如所示的，器件区DA和保护环GR可以通过深沟槽隔离（DTI)llO而彼此分离。另 夕卜，器件区DA和保护环GR的有源鳍F可以设置在相同的阱130中。因此，根据上述实施方 式的半导体器件1至9的有源鳍F可以通过保护环GR而连接到接地电压。在一些实施方 式中，阱130可以为例如P型阱，接触阱125可以是P+型阱，但是示例实施方式的方面不限 于此。
[0160] 接下来，将参照图20A和图20B描述根据第十一实施方式的半导体器件。
[0161] 图20A是根据第十一实施方式的半导体器件的电路图，图20B是图20A所示的半 导体器件的布局图。下面的描述将集中在本实施方式和前述实施方式之间的差异上。
[0162] 参照图20A和图20B，半导体器件11可以包括并联连接在电源节点VCC和接地节 点VSS之间的一对反相器INV1和INV2以及连接至反相器INV1和INV2的输出节点的第一 传输晶体管PS1和第二传输晶体管PS2。第一传输晶体管PS1和第二传输晶体管PS2可以 连接到位线BL和互补位线BLb。第一传输晶体管PS1的栅极和第二传输晶体管PS2的栅极 可以连接到字线WL。
[0163] 第一反相器INV1包括彼此串联连接的第一上拉晶体管PU1和第一下拉晶体管 ro 1，第二反相器INV2包括彼此串联连接的第二上拉晶体管PU2和第二下拉晶体管TO2。第 一上拉晶体管PU1和第二上拉晶体管PU2可以是PFET晶体管，第一下拉晶体管PD1和第二 下拉晶体管PD2可以是NFET晶体管。
[0164] 此外，为了构成锁存电路，第一反相器INV1的输入节点连接到第二反相器INV2的 输出节点，第二反相器INV2的输入节点连接到第一反相器INV1的输出节点。
[0165] 参照图20A和图20B，彼此间隔开的第一有源鳍210、第二有源鳍220、第三有源鳍 230和第四鳍有源240可以在一个方向上(例如，在图20B的上下方向上)纵向地延伸。第二 有源鳍220和第三有源鳍230可以以比第一有源鳍210和第四鳍有源240小的长度延伸。
[0166] 此外，第一栅电极251、第二栅电极252、第三栅极253和第四栅极254形成为在另 一方向上(例如，在图20B的左右方向上）延伸，以交叉第一有源鳍210至第四有源鳍240。 具体地，第一栅电极251完全交叉第一有源鳍210和第二有源鳍220同时与第三有源鳍230 的端子部分地重叠。第三栅电极253完全交叉第四有源鳍240和第三有源鳍230同时与第 二有源鳍220的端子部分地重叠。第二栅电极252和第四栅电极254形成为分别交叉第一 有源鳍210和第四有源鳍240。
[0167] 如所示的，第一上拉晶体管PU1被限定在第一栅电极251和第二有源鳍220的交 点附近，第一下拉晶体管PD1被限定在第一栅电极251和第一有源鳍210的交点附近，第一 传输晶体管PS1被限定在第二栅电极252和第一有源鳍210的交点附近。第二上拉晶体管 PU2被限定在第三栅电极253和第三有源鳍230的交点附近，第二下拉晶体管PD2被限定在 第三栅电极253和第四有源鳍240的交点附近，第二传输晶体管PS2被限定在第四栅电极 254和第四有源鳍240的交点附近。
[0168] 尽管没有被具体示出，但是源极/漏极可以形成在第一至第四栅电极251-254和 第一至第四有源鳍210、220、230和240的各交点的相反两侧，并且多个接触250可以被形 成。
[0169] 共用接触261同时连接第二有源鳍220、第三栅极线253和配线271。共用接触 262也可以同时连接第三有源鳍230、第一栅极线251和配线272。
[0170] 在根据上述实施方式的半导体器件1至10中包括的晶体管中的至少一个可以被 应用于图20A和图20B中所示的6个晶体管中的至少一个。例如，位线信号可以被输入到 第一和第二传输晶体管PS1和PS2,电源电压可以通过电源节点VCC输入到第一和第二上拉 晶体管PU1和PU2。因此，如果在根据上述实施方式的半导体器件1至10中包括的晶体管 被用作所示的晶体管，则能进行静电放电（ESD)操作并具有提高的可靠性的半导体器件能 够被实现。
[0171] 接下来，将参照图21至图23描述根据第十二实施方式的半导体器件。
[0172] 图21是根据第十二实施方式的半导体器件的概念布局图，图22是图21的第一 SRAM存储器单元的电路图，图23是图21的第一 SRAM存储器单元的布局图。下面的描述将 集中在本实施方式和前述实施方式之间的差异上。
[0173] 在下面的描述中，示例实施方式将关于SRAM器件形成在每个存储器单元阵列区 域MR中的情况来描述，但是示例实施方式的方面不限于此。另外，在下面的描述中，示例实 施方式将关于包括8个晶体管的8T SRAM器件形成在每个存储器单元阵列区域MR中的情 况来描述，但是示例实施方式的方面不限于此。
[0174] 首先，参照图21，多个SRAM的存储器单元区域SMC1和SMC2可以设置在半导体器 件12的存储器单元阵列区域MR上。如图21所示，多个SRAM存储器单元区域SMC1和SMC2 可以被对准和设置为矩阵构造以具有阵列构造。
[0175] 接着，参照图22,多个SRAM存储器单元区域SMC1和SMC2的每个可以包括并联连 接在电源节点VDD和接地节点VSS之间的反相器INV1和INV2、连接到反相器INV1和INV2 的输出节点的第一选择晶体管PS1和第二选择晶体管PS2、由第一反相器INV1的输出控制 的驱动晶体管DT以及连接到驱动晶体管DT的输出节点的传输晶体管PT。也就是说，在实 施方式中，每个SRAM存储器单元区域(例如，第一 SRAM存储器单元区域SMC1)可以包括具 有8个晶体管的SRAM器件。
[0176] 第一选择晶体管PS1和第二选择晶体管PS2可以分别连接到位线BL和互补位线 BLb。第一传输晶体管PS1的栅极和第二传输晶体管PS2的栅极可以连接到写字线WWL。
[0177] 第一反相器INV1包括彼此串联连接的第一上拉晶体管PU1和第一下拉晶体管 ro 1，第二反相器INV2包括彼此串联连接的第二上拉晶体管PU2和第二下拉晶体管TO2。第 一上拉晶体管PU1和第二上拉晶体管PU2可以是PFET晶体管，第一下拉晶体管PD1和第二 下拉晶体管PD2可以是NFET晶体管。
[0178] 此外，为了构成锁存电路，第一反相器INV1的输入节点连接到第二反相器INV2的 输出节点，第二反相器INV2的输入节点连接到第一反相器INV1的输出节点。
[0179] 驱动晶体管DT和传输晶体管PT可以用于读取存储在锁存电路中的数据，该锁存 电路包括第一反相器INV1和第二反相器INV2。驱动晶体管DT的栅极可以连接到第一反相 器INV1的输出节点，传输晶体管PT的栅极可以连接到读字线RWL。如所示的，驱动晶体管 DT的输出可以连接到接地节点VSS，传输晶体管PT的输出可以连接到读位线RBL。
[0180] 通过电路构造，在根据本实施方式的半导体器件12中，存储在SRAM器件中的数据 可以通过两个端口（例如，双端口）来存取。首先，写字线WWL、位线BL和互补位线BLb被选 择以将数据写入到包括第一反相器INV1和第二反相器INV2的锁存电路，或读取存储在锁 存电路中的数据。也就是说，通过写字线WWL、位线BL和互补位线BLb形成的路径可以被用 作第一端口。此外，读字线RWL和读位线RBL被选择以读取存储在包括第一反相器INV1和 第二反相器INV2的锁存电路中的数据。也就是说，由读字线RWL和读位线RBL形成的路径 可以被用作第二端口。
[0181] 在上述SRAM器件中，由于独立地进行第二端口和第一端口的操作，所以存储在锁 存电路中的数据不会受到影响。换句话说，可以独立地执行读取存储在锁存电路中的数据 的操作和将数据写入到锁存电路的操作。
[0182] 接着，参照图23,每个SRAM存储器单元区域(例如，第一 SRAM存储器单元区域 SMC1)可以包括9个有源鳍F1至F9、5个栅电极G1至G5以及多个接触300、302、304、306、 308、310、312、314、316、318、320、322、324 和 326。
[0183] 第一至第九有源鳍F1至F9可以设置为在第二方向上(例如，在Y轴方向上)延伸。
[0184] 第一栅电极G1可以与第一至第三有源鳍F1至F3重叠，并可以在第一方向上(例 如，在X轴方向上)延伸。第一下拉晶体管PD1可以形成在第一和第二有源鳍F1和F2与第 一栅电极G1的交点处，并且第一上拉晶体管PU1可以形成在第三有源鳍F3和第一栅电极 G1的交点处。
[0185] 第一下拉晶体管PD1的源极可以连接到第二接触302。这里，第二接触302可以连 接到接地节点VSS。第一上拉晶体管PU1的源极可以连接到第五接触308。这里，第五接触 308可以连接到电源节点VDD。第一下拉晶体管的漏极和第一上拉晶体管PU1的漏极 可以连接到第一接触300。也就是说，第一下拉晶体管PD1和第一上拉晶体管PU1可以共享 第一接触300。
[0186] 另外，第一选择晶体管的PS1可以形成在第一和第二有源鳍F1和F2与第二栅电 极G2的交点处。第一选择晶体管的PS1的漏极可以连接到第一接触300。也就是说，第一 下拉晶体管roi、第一上拉晶体管PU1和第一选择晶体管PS1可以共用第一接触300。第一 选择晶体管PS1的源极可以连接到第四接触306。此外，第四接触306可以连接到位线BL。 另外，第二栅电极G2可以连接到第三接触304。第三接触304可以连接到写字线WWL。
[0187] 这里，第一下拉晶体管PD1和第一选择晶体管PS1可以由两个有源鳍F1和F2形 成，并且第一上拉晶体管PU1可以由一个有源鳍F3形成。因此，第一下拉晶体管PD1和第 一选择晶体管PS1可以在尺寸上大于第一上拉晶体管TO1。
[0188] 第六接触310可以通过第三有源鳍F3连接到第一接触300。第六接触310可以连 接到第五栅电极G5。第五栅电极G5可以在第一方向上(例如，在X轴方向上）延伸以交叉 第四至第九有源鳍F4至F9。
[0189] 第二上拉晶体管PU2可以形成在第四有源鳍F4与第五栅电极G5的交点处，第二 下拉晶体管PD2可以形成在第五和第六有源鳍F5和F6与第五栅电极G5的交点处，驱动晶 体管DT可以形成在第七至第九有源鳍F7至F9与第五栅电极G5的交点处。
[0190] 如上所述，由于第一接触300通过第三有源鳍F3和第六接触310连接到第五栅电 极G5,所以第一上拉晶体管PU1、第一下拉晶体管PD1和第一选择晶体管PS1的输出可以被 施加到第二上拉晶体管PU2、第二下拉晶体管PD2和驱动晶体管DT的栅极。
[0191] 第二上拉晶体管PU2的漏极和第二下拉晶体管PD2的漏极可以分别连接到第七接 触312和第十四接触326。此外，第七接触312可以连接到第一栅电极G1。因此，第二上拉 晶体管PU2的输出和第二下拉晶体管PD2的输出可以被施加到第一上拉晶体管PU1和第一 下拉晶体管roi的栅极。
[0192] 第二上拉晶体管PU2的源极可以连接到第八接触314。另外，第八接触314可以连 接到电源节点VDD。第二下拉晶体管PD2的源极和驱动晶体管DT的源极可以连接到第十三 接触324。此外，第十三接触324可以连接到接地节点VSS。
[0193] 第二选择晶体管PS2可以形成在第五和第六有源鳍F5和F6与第三栅极G3的交 点处，传输晶体管PT可以形成在第七至第九有源鳍F7至F9与第四栅极G4的交点处。
[0194] 第二选择晶体管PS2的源极可以连接到第九接触316。第九接触316可以连接到 互补位线BLb。第二选择晶体管PS2的漏极可以连接到第十四接触326。如上所述，第十四 接触326通过第四有源鳍F4连接到第七接触312,第二选择晶体管PS2的输出可以被施加 到第一上拉晶体管PU1和第一下拉晶体管roi的栅极。另外，如所示的，第三栅电极G3可 以连接到第十接触318。第十接触318可以连接到写字线WWL。换句话说，第十接触318和 第四接触306可以彼此电连接。
[0195] 传输晶体管PT的源极可以连接到第十一接触320。第十一接触320可以连接到读 位线RBL。传输晶体管PT的漏极可以连接到驱动晶体管DT的漏极。
[0196] 第四栅电极G4可以连接到第十二接触322。第十二接触322可以连接到读字线 RWL。在本实施方式中，第一 SRAM存储器单元区域SMC1和第二SRAM存储器单元区域SMC2 可以共享第十二接触322和第十三接触324,但是示例实施方式的方面不限于此。例如，在 一些其他的实施方式中，第一 SRAM存储器单元区域SMC1和第二SRAM存储器单元区域SMC2 可以不共用接触，而是可以通过单独的接触而分别连接到读字线RWL和接地节点VSS。
[0197] 另外，驱动晶体管DT和传输晶体管PT由三个有源鳍F7至F9形成，第二下拉晶体 管PD2和第二选择晶体管PS2由两个有源鳍F5和F6形成，第二上拉晶体管PU2由一个有源 鳍F4形成。因此，驱动晶体管DT和传输晶体管PT可以在尺寸上大于第二下拉晶体管TO2 和第二选择晶体管PS2,第二下拉晶体管PD2和第二选择晶体管PS2可以在尺寸上大于第 二上拉晶体管PU2。换句话说，在本实施方式中，在第一 SRAM存储器单元区域SMC1和第二 SRAM存储器单元区域SMC2之间的边界处形成的晶体管的尺寸可以大于远离第一 SRAM存储 器单元区域SMC1和第二SRAM存储器单元区域SMC2之间的边界定位的晶体管的尺寸。
[0198] 在根据上述实施方式的半导体器件1至10中包括的晶体管中的至少一个可以被 应用于图22至图23所示的八个晶体管中的至少一个。
[0199] 接下来，将参照图24和图25描述根据第十三和第十四实施方式的半导体器件。
[0200] 图24示出根据第十三实施方式的半导体器件，图25示出根据第十四实施方式的 半导体器件。下面的描述将集中在本实施方式和前述实施方式之间的差异上。
[0201] 首先，参照图24,根据第十三实施方式的半导体器件13可以包括逻辑区域410和 SRAM形成区域420。第一晶体管411可以设置在逻辑区域410上，第二晶体管421可以设 置在SRAM形成区域420上。
[0202] 接着，参照图25,根据第十四实施方式的半导体器件14可以包括逻辑区域410,彼 此不同的第三和第四晶体管412和422可以设置在逻辑区域410上。另外，尽管没有单独 示出，但是彼此不同的第三和第四晶体管412和422也可以设置在SRAM形成区域中。
[0203] 这里，第一晶体管411可以是根据上述实施方式的半导体元件1至10中的一个， 第二晶体管421可以是根据上述实施方式的半导体器件1至12中的另一个。例如，第一晶 体管411可以是图1所示的半导体器件1，第二晶体管421可以是图22所示的半导体器件 12〇
[0204] 另外，第三晶体管412可以是上述实施方式的半导体元件1至10中的一个，第四 晶体管422可以是上述实施方式的半导体元件1至10中的另一个。
[0205] 在图24中，逻辑区域410和SRAM形成区域420被例举，但是示例实施方式的方面 不限于此。例如，示例实施方式也可以应用到逻辑区域410和用于形成其他类型的存储器 (例如，DRAM、MRAM、RRAM、PRAM等）的区域。图26是包括根据实施方式的半导体器件的无 线通信装置的方框图。
[0206] 参照图26,无线通信装置900可以是蜂窝电话、智能电话、手机、个人数字助理 (PDA)、膝上型计算机、视频游戏单元或其他类型的装置。无线通信装置900可以采用码分 多址（CDMA)、时分多址（TDMA)诸如用于移动通信的全球系统（GSM)或其他类型的无线通信 标准。
[0207] 无线通信装置900可以通过接收路径和发送路径来提供双向通信。在接收路径 上，由一个或多个基站发送的信号可以通过天线911接收，或者可以提供给接收器（RCVR) 913。接收器913可以调整和数字化所接收的信号并可以提供样本到数字部分920以进一 步处理。在发送路径上，发送器（TMTR)915可以接收从数字部分920发送的数据，可以处理 和调整数据并可以产生调制的信号以通过天线911发送到一个或多个基站。
[0208] 数字部分920可以由一个或多个数字信号处理器（DSP)、微处理器或精简指令集 计算机（RISC)来实现。数字部分920可以制作在一个或多个专用集成电路(ASIC)或其他 类型的1C上。
[0209] 数字部分920可以包括例如各种处理和接口单元，诸如调制解调器处理器934、视 频处理器922、应用处理器924、显示处理器928、控制器/多核处理器926、中央处理器930 和外部总线接口（EBI) 932。
[0210] 视频处理器922可以对图形应用进行处理。通常，视频处理器922可以包括用于 任意一组图形操作的任意数量的处理单元或模块。视频处理器922的特定部分可以通过固 件和/或软件来实现。例如，控制器可以通过用于执行上述功能(例如，过程、功能等）的固 件和/或软件模块来实现。固件和/或软件代码可以存储在存储器中，或者可以由处理器 (例如，多核处理器926)来执行。存储器可以被实现在处理器里面或外部。
[0211] 视频处理器922可以实现软件界面，诸如开放图形库（OpenGL)或者Direct3D。中 央处理器930可以用视频处理器922执行一系列图形处理操作。控制器/多核处理器926 (包括至少两个核)可以根据将由控制器/多核处理器926处理的工作负载而将工作负载分 配到至少两个核，并可以同时处理相应的工作负载。
[0212] 在所示的实施方式中，应用处理器924被例示为数字部分920的部件，但是示例实 施方式的方面不限于此。在一些实施方式中，数字部分920可以被结合到一个应用处理器 924或应用芯片中。
[0213] 调制解调器处理器934可以执行在接收器913、发送器915以及数字部分920之间 的数据传输期间所需的操作。显示处理器928可以执行用于驱动显示器910所需的操作。
[0214] 根据上述实施方式的半导体器件1至14可以被用作在执行处理器922、924、926、 928、930和934的操作中使用的高速缓冲存储器或缓冲存储器。
[0215] 接着，将参照图27描述包括根据一些实施方式的半导体器件的计算系统。
[0216] 图27是包括根据实施方式的半导体器件的计算系统的方框图。
[0217] 参照图27,计算系统1000可以包括中央处理器（CPU) 1002、系统存储器1004、图 形系统1010以及显示器1006。
[0218] CPU1002可以执行用于驱动计算系统1000所需的操作。系统存储器1004可以被配 置来存储数据。系统存储器1004可以存储由CPU1002处理的数据。系统存储器1004可以 用作CPU1002的工作存储器。系统存储器1004可以包括一个或多个易失性存储器器件(诸 如双数据速率同步动态随机存取存储器（DDR SDRAM)或单数据速率同步动态随机存取存储 器（SDRSDRAM)和/或一个或多个非易失性存储器器件(诸如电可擦除可编程ROM (EEPROM) 或闪速存储器)。
[0219] 根据上述实施方式的半导体器件1至14中的一个可以被用作系统存储器1004的 部件。
[0220] 图形系统1010可以包括图形处理单元（GPU) 1011、图形存储器1012、显示器控制 器1013、图形接口 1014以及图形存储器控制器1015。
[0221] GPU1011可以执行计算系统1000所需的的图形操作。具体地，GPU1011可以安装 包括一个或多个顶点的图元化1'；[1]1；[1：；^6),并可以使用安装的图元进行渲染。
[0222] 图形存储器1012可以存储由GPU1011处理的图形数据，或者可以存储提供到 GPU1011的数据。可选地，图形存储器1012可以用作GPU1011的工作存储器。根据上述实 施方式的半导体器件1至6中的一个可以被用作图形存储器1012的部件。
[0223] 显示器控制器1013可以控制显示器1006以显示所渲染的图像帧。
[0224] 图形接口 1014可以在CPU1002和GPU1011之间作为接口，图形存储器控制器1015 可以提供系统存储器1004和GPU1011之间的存储器访问。
[0225] 尽管没有在图27中示出，但是计算系统1000可以包括诸如按钮、触摸屏、麦克风 等的至少一个输入装置和/或诸如扬声器等的至少一个输出装置。计算系统1000还可以 包括用于以有线或无线的方式与外部装置交换数据的接口装置。接口装置可以包括天线或 有线/无线收发器等。
[0226] 根据实施方式，计算系统1000可以是任意的计算系统，诸如移动电话、智能电话、 个人数字助理（PDA)、台式计算机、笔记本计算机、平板PC等。
[0227] 接下来，将参照图28描述包括根据实施方式的半导体器件的电子系统。
[0228] 图28是包括根据实施方式的半导体器件的电子系统的方框图。
[0229] 参照图28,电子系统1100可以包括控制器1110、输入/输出器件（I/O) 1120、存 储器器件1130、接口 1140和总线1150。控制器11KKI/01120、存储器器件1130和/或接 口 1140可以通过总线1150连接到彼此。总线1150对应于数据通过其移动的路径。
[0230] 控制器1110可以包括微处理器、数字信号处理器、微控制器以及能够执行与这些 元件的功能类似的功能的逻辑元件中的至少一个。1/01120可以包括键区、键盘、显示器件 等。存储器器件1130可以存储数据和/或指令。接口 1140可以执行发送数据到通信网络 或从通信网络接收数据的功能。接口 1140可以是有线的或无线的。例如，接口 1140可以 包括天线或有线/无线收发器等。
[0231] 尽管没有示出，但是电子系统1100还可以包括高速DRAM和/或SRAM作为工作存 储器，用于改善控制器1110的操作。这里，作为工作存储器，根据一些实施方式的半导体器 件1至6中的一个可以被采用。此外，根据一些实施方式的半导体器件1至14中的一个可 以被提供在存储器器件1130中，或者可以被提供于控制器1110或1/01120的一些部件中。
[0232] 电子系统1100可以被应用于个人数字助理（PDA)、便携式计算机、上网本、无线电 话、移动电话、数字音乐播放器、存储卡、或者能够在无线环境中发送和/或接收信息的任 何类型的电子装置。
[0233] 图29至图31示出根据一些实施方式的半导体器件能够被应用到其的示例半导体 系统。
[0234] 图29示出其中根据实施方式的半导体器件被应用到平板PC1200的示例，图30示 出其中根据实施方式的半导体器件被应用到笔记本计算机1300的示例，图31示出其中根 据实施方式的半导体器件被应用到智能电话1400的示例。根据一些实施方式的半导体器 件1至14中的至少一个可以被用于平板PC、笔记本计算机、智能电话等。
[0235] 对于本领域技术人员显然的，根据一些实施方式的半导体器件还可以应用到这里 没有示出的其他1C装置。
[0236] 也就是说，在所示的实施方式中，仅平板PC1200、笔记本计算机1300和智能手机 1400被例示为根据本实施方式的半导体系统，但是不限于此。
[0237] 在一些实施方式中，半导体系统可以被实现为计算机、超级移动个人计算机 (UMPC)、工作站、网络书（net-book)、个人数字助理（PDA)、便携式计算机、无线电话、移动 电话、电子书、便携式多媒体播放器（PMP)、便携式游戏机、导航装置、黑匣子（black box)、 数字相机、3维电视、数字音频记录器、数字音频播放器、数字图像记录器、数字图像播放器、 数字视频记录器、数字视频播放器等。
[0238] 接下来，将参照图32至图34描述根据一些实施方式的制造半导体器件的方法。
[0239] 图32至图34示出根据一些实施方式的制造半导体器件的方法中的中间工艺步 骤。
[0240] 首先，参照图32,栅极绝缘层40和栅电极50顺序地形成在有源鳍F上。接着，蚀 刻停止层80形成在第二晶体管TR2的栅电极50的一侧，在该处将形成延伸的杂质区。在 一些实施方式中，在栅电极50的两侧的间隔物60可以与蚀刻停止层80同时形成。因此， 在间隔物60由例如氮化物层形成时，蚀刻阻挡层80也可以由氮化物层形成。
[0241] 接着，沟槽19通过利用形成的间隔物60、栅电极50和蚀刻停止层80作为掩模蚀 刻有源鳍F而形成。因此，如图32所示，沟槽19可以形成在栅电极50附近或者蚀刻停止 层80附近。
[0242] 接着，外延层20利用例如外延生长工艺形成在沟槽19中。因此，外延层20可以 填充沟槽19的内部，并可以被形成足够长的时间。这里，外延层20的顶表面变得高于栅电 极50的底表面。另外，外延层20可以不形成在其中形成间隔物60、栅电极50和蚀刻停止 层80的区域处。
[0243] 接着，参照图33,利用栅电极50和蚀刻停止层80作为掩模，对有源鳍F执行杂质 扩散工艺。在一些实施方式中，杂质扩散工艺可以包括图33所示的第一扩散工艺和图34A 所示的第二扩散工艺。
[0244] 首先，杂质通过图33所示的第一扩散工艺扩散到外延层20中。这里，杂质不扩散 到具有蚀刻停止层80的有源鳍F中。在一些实施方式中，第一扩散工艺可以包括以第一能 量将离子注入有源鳍F中的离子注入工艺，但是示例实施方式的方面不限于此。
[0245] 接着，参照图34A，在形成暴露蚀刻停止层80的掩模MS之后，杂质通过第二扩散工 艺扩散到有源鳍F中。这里，杂质可以深扩散到有源鳍F中，如图34所示。在一些实施方 式中，第二扩散工艺可以包括以大于在第一扩散工艺中使用的第一能量的第二能量将离子 注入有源鳍F中的离子注入工艺，但是示例实施方式的方面不限于此。
[0246] 此后，如图34B所示，去除掩模MS，并形成层间电介质层（ILD)340。ILD340被蚀刻 以形成暴露第一杂质区42和第二杂质区44的远端的接触孔。接触(或接触插塞）70和90 分别形成在接触孔中，并分别电连接到第一和第二杂质区42和44。因此，制造了图2A所示 的半导体器件1。将理解，仅是为了便于描述，图2A和示例实施方式的其他附图没有示出 ILD层。另外，图6所示的半导体器件2可以通过在图34A所示的工艺之后且在图34B所示 的工艺之前去除蚀刻停止层80来制造。
[0247] 接下来，将参照图35A至图35B描述根据一些其他实施方式的制造半导体器件的 方法。
[0248] 图35A示出根据一些其他实施方式的制造半导体器件的方法中的中间工艺步骤。
[0249] 参照图35A，在根据实施方式的制造半导体器件的方法中，当栅电极50形成在有 源鳍F上时，虚设栅电极52也形成。接着，蚀刻停止层80形成在虚设栅电极52和有源鳍 F上。具体地，如图35A所示，蚀刻停止层80形成为使得蚀刻停止层80的端部设置在虚设 栅电极52的中心处。
[0250] 如在前述实施方式中一样，在形成沟槽19并在沟槽19中形成外延层20之后，执 行杂质扩散工艺。然后，对有源鳍F的将蚀刻停止层80从其去除的表面再次执行杂质扩散 工艺。然后，形成图8所示的杂质区42和44。去除掩模MS并形成ILD350。ILD350被蚀刻 以形成暴露第一杂质区42、第二子杂质区44b、第一子杂质区44a(在第二杂质区44的近端 部)和第二杂质区44的远端部的接触孔。接触(或接触插塞)70、352、354和90分别形成在 接触孔中。接触70、352、354和90分别电连接到第一杂质区42、第二子杂质区44b、第一子 杂质区44a和第二杂质区的远端部。配线356也形成在ILD350上电连接接触352和354。 如将理解的，接触352和354以及配线356形成连接线92。连接线92将第一子杂质区44a 电连接到第二子杂质区44b，从而制造图8所示的半导体器件3。
[0251] 接下来，将参照图36描述根据一些其他实施方式的制造半导体器件的方法。
[0252] 图36示出根据一些其他实施方式的制造半导体器件的方法中的中间工艺步骤。 下面的描述将集中在本实施方式和前述实施方式之间的差异上。
[0253] 参照图36,在根据实施方式的制造半导体器件的方法中，当栅电极50形成在有源 鳍F上时，第一和第二虚设栅电极52和54被形成。接着，蚀刻停止层80设置在第二虚设 栅电极54上，而不设置在第一虚设栅电极52上。具体地，如图36所示，蚀刻停止层80形 成为使得蚀刻停止层80的端部设置在第一虚设栅电极52和第二虚设栅电极54之间。
[0254] 此外，以与上述实施方式中相同的方式，形成沟槽19并且在沟槽19中形成外延层 20,接着执行杂质扩散工艺。然后，对有源鳍F的将蚀刻停止层80从其去除的表面再次执 行杂质扩散工艺，然后，形成图11所示的杂质区42和44。此后，形成ILD层、接触和将第一 子杂质区44a电连接到第二子杂质区44b的连接线，从而制造图11所示的半导体器件4。
[0255] 另外，如上所述，如果蚀刻停止层80的一部分在去除蚀刻停止层80时由于掩模的 未对准而被损坏，则制造具有与图12所示的半导体器件5相同的形状的半导体器件。
[0256] 接下来，将参照图37描述根据一些其他实施方式的制造半导体器件的方法。
[0257] 图37示出根据一些其他实施方式的制造半导体器件的方法中的中间工艺步骤。 下面的描述将集中在本实施方式和前述实施方式之间的差异上。
[0258] 如图37所示，当蚀刻停止层80在蚀刻停止层（图36的80)的端部设置在第一和第 二虚设栅电极52和54之间的状态下被去除时，由于掩模的未对准，蚀刻停止层80的一部 分可以保留而没有被去除。剩余的蚀刻停止层80可以遮蔽有源鳍F的表面而没有被暴露， 使得图13所示的杂质区可以形成在具有形成在其上的蚀刻停止层80的有源鳍F中。换句 话说，彼此分离的虚设杂质区48a和48b可以形成在第一虚设晶体管DTR1和第二虚设晶体 管DTR2之间。
[0259] 虽然已经参照其示范性实施方式具体地示出和描述了示例实施方式，但是本领域 普通技术人员将理解，可以在其中进行形式和细节上的各种变化而不背离本发明的精神和 范围，本发明的范围由权利要求书限定。因此，期望的是，给出的实施方式在所有的方面被 视为说明性的而非限制性的，应当参照权利要求书而不是以上的描述来指示本发明的范 围。
[0260] 本申请要求于2013年4月10日提交的美国专利申请No. 61/810348以及于2013 年7月8日在韩国知识产权局提交的韩国专利申请No. 10-2013-0079824的优先权，它们每 个的内容通过引用整体结合于此。
【权利要求】
1. 一种半导体器件，包括： 至少一个有源鳍，从衬底突出； 第一栅电极，交叉所述有源鳍； 第一杂质区，形成在位于所述第一栅电极的第一侧的所述有源鳍上，所述第一杂质区 的至少一部分形成在所述有源鳍上的第一外延层部分中；以及 第二杂质区，形成在位于所述第一栅电极的第二侧的所述有源鳍上，所述第二杂质区 具有不形成在外延层中的至少一部分。
2. 根据权利要求1所述的半导体器件，其中所述第二杂质区的全部不形成在外延层 中。
3. 根据权利要求2所述的半导体器件，其中所述第二杂质区具有与所述有源鳍的被所 述栅电极交叉的部分的顶表面处于相同高度的顶表面。
4. 根据权利要求3所述的半导体器件，其中所述第二杂质区在所述有源鳍的纵向方向 上具有比所述第一杂质区大的宽度。
5. 根据权利要求4所述的半导体器件，还包括： 第一接触，电连接到所述第一杂质区；以及 第二接触，电连接到所述第二杂质区的相对于所述第一栅电极的远端部。
6. 根据权利要求4所述的半导体器件，其中所述第一杂质区的顶表面高于所述有源鳍 的被所述栅电极交叉的所述部分的顶表面。
7. 根据权利要求1所述的半导体器件，还包括： 第二栅电极，交叉所述有源鳍； 第三杂质区，形成在位于所述第二栅电极的第一侧的所述有源鳍上；以及其中 所述第一杂质区形成在位于所述第二栅电极的第二侧的所述有源鳍上。
8. 根据权利要求1所述的半导体器件，还包括： 第二栅电极，交叉所述有源鳍； 第三杂质区，形成在位于所述第二栅电极的第一侧和所述第一栅电极的所述第二侧的 所述有源鳍上；以及其中 所述第二杂质区形成在位于所述第二栅电极的第二侧的所述有源鳍上。
9. 根据权利要求8所述的半导体器件，还包括： 导体，电连接所述第二杂质区和所述第三杂质区。
10. 根据权利要求1所述的半导体器件，其中 所述第二杂质区包括第一部分和第二部分，所述第一部分形成在第二外延层部分中， 所述第二部分没有形成在外延层中。
11. 根据权利要求10所述的半导体器件，其中所述第二杂质区在所述有源鳍的纵向方 向上具有比所述第一杂质区大的宽度。
12. 根据权利要求11所述的半导体器件，其中所述第一部分是所述第二杂质区的相对 于所述第一栅电极的远端部。
13. 根据权利要求12所述的半导体器件，还包括： 第一接触，电连接到所述第一杂质区；以及 第二接触，电连接到所述第二杂质区的所述第一部分。
14. 根据权利要求12所述的半导体器件，其中所述第一部分的顶表面高于被所述第一 栅电极交叉的所述有源鳍的顶表面。
15. 根据权利要求14所述的半导体器件，其中所述第一杂质区的顶表面高于被所述第 一栅电极交叉的所述有源鳍的顶表面。
16. 根据权利要求12所述的半导体器件，其中所述第一杂质区的顶表面和所述第一部 分的顶表面处于相同的高度。
17. 根据权利要求12所述的半导体器件，其中所述第二杂质区包括第三部分，所述第 三部分处于所述第二杂质区相对于所述第一栅电极的近端部，所述第三部分形成在所述有 源鳍上的第三外延层部分中。
18. 根据权利要求17所述的半导体器件，其中所述第一部分的顶表面和所述第三部分 的顶表面处于相同的高度。
19. 根据权利要求17所述的半导体器件，其中所述第一部分的顶表面高于被所述第一 栅电极交叉的所述有源鳍的顶表面，所述第三部分的顶表面高于被所述第一栅电极交叉的 所述有源鳍的顶表面。
20. 根据权利要求12所述的半导体器件，还包括： 蚀刻停止层，形成在所述第二部分上。
21. 根据权利要求12所述的半导体器件，其中所述第一部分的顶表面处于与被所述第 一栅电极交叉的所述有源鳍的顶表面相同的高度。
22. 根据权利要求12所述的半导体器件，还包括： 第二栅电极，交叉所述有源鳍； 第三杂质区，形成在位于所述第二栅电极的第一侧的所述有源鳍上；以及其中 所述第一杂质区形成在位于所述第二栅电极的第二侧的所述有源鳍上。
23. 根据权利要求12所述的半导体器件，还包括： 第二栅电极，交叉所述有源鳍； 第三杂质区，形成在位于所述第二栅电极的第一侧和所述第一栅电极的第二侧的所述 有源鳍上；以及其中 所述第二杂质区形成在位于所述第二栅电极的第二侧的所述有源鳍上。
24. 根据权利要求23所述的半导体器件，还包括： 导体，电连接所述第二杂质区和所述第三杂质区。
25. 根据权利要求11所述的半导体器件，其中所述第一部分是所述第二杂质区相对于 所述第一栅电极的近端部。
26. 根据权利要求25所述的半导体器件，其中所述第一部分的顶表面高于被所述第一 栅电极交叉的所述有源鳍的顶表面。
27. 根据权利要求26所述的半导体器件，其中所述第一部分的顶表面和所述第一杂质 区的顶表面具有相同的高度。
28. -种制造半导体器件的方法，包括： 形成第一栅电极，所述第一栅电极交叉从衬底突出的有源鳍，所述第一栅电极具有第 一侧和第二侧； 在位于所述第一栅电极的所述第二侧的所述有源鳍上形成蚀刻停止层； 利用所述第一栅电极和所述蚀刻停止层作为掩模来蚀刻所述有源鳍以在位于所述第 一栅电极的所述第一侧的所述有源鳍中形成第一沟槽； 在所述有源鳍上形成外延层，使得所述第一外延层部分填充所述第一沟槽； 进行掺杂操作以在所述第一外延层部分的一部分中形成第一杂质区以及在位于所述 第一栅电极的第二侧的所述有源鳍中形成第二杂质区。
29. 根据权利要求28所述的方法，还包括： 在所述衬底上方形成绝缘层； 在所述绝缘层中形成第一和第二接触孔，所述第一接触孔暴露所述第一杂质区的一部 分，所述第二接触孔暴露所述第二杂质区的一部分；以及 在所述第一和第二接触孔中分别形成第一和第二接触，使得所述第一接触电连接到所 述第一杂质区，所述第二杂质区电连接到所述第二杂质区。
30. 根据权利要求28所述的方法，其中 所述蚀刻停止层暴露位于所述第一栅电极的第二侧的所述有源鳍的第一部分； 所述蚀刻有源鳍在所述第一部分中形成第二沟槽； 所述形成外延层在所述第二沟槽中形成第二外延层部分；以及 所述进行掺杂操作在所述第二外延层部分中形成所述第二杂质区的部分。
【文档编号】H01L21/336GK104103689SQ201410143763
【公开日】2014年10月15日 申请日期:2014年4月10日 优先权日:2013年4月10日
【发明者】全灿熙, 权银景, 金一龙, 金汉求, 徐宇镇, 李起泰 申请人:三星电子株式会社