半导体器件及其制造方法
【专利摘要】本发明涉及半导体器件及其制造方法。一种半导体器件包括第一衬底部分以及被设置为从所述第一衬底部分离开一距离处的第二衬底部分。所述第一衬底部分包括界定至少一个半导体鳍的第一有源半导体层、以及直接在所述鳍上形成的第一多晶层。所述第一多晶层被构图以界定至少一个半导体栅极。所述第二衬底部分包括被夹置在第二有源半导体区与氧化物层之间的掺杂区。所述氧化物层保护所述第二有源半导体区和所述掺杂区。所述掺杂区包括被所述第一掺杂区分隔开的第一掺杂区域和第二掺杂区域以界定耗尽区。
【专利说明】半导体器件及其制造方法
【技术领域】
[0001] 本发明一般而言涉及半导体器件，更具体而言涉及包括在耗尽区具有减少的缺陷 的二极管和finFET的半导体器件。
【背景技术】
[0002] 常规finFET半导体器件可以包括一个或多个二极管以执行各种功能，所述功能 包括电压整流、电路保护、电压偏置和热感测。例如，当使用外部热二极管来测量温度时，温 度测量的精确度可能受到对于二极管的灵敏度有贡献的理想因子的影响。
[0003] 参考图1A，示出了一横截面图，该横截面图示出了第一取向的常规半导体器件 10。常规半导体器件10包括具有鳍（fin)区域14的第一部分12和具有平面区域18的第 二部分16。图1B是图1A所示的常规半导体器件10的第二取向的横截面图。在该第二取 向中，PC栅极区域20被示例为形成在第一部分12中并且平面区域18被形成在第二部分 16上。在常规半导体器件10的制造期间，可以蚀刻PC栅极区域20以形成延伸跨过一个或 多个鳍21的栅极19。然而，可能发生过蚀刻，该过蚀刻腐蚀如图2A-2B中所示例的平面区 域18 (即，形成腐蚀区域22)。如果平面区域18包括二极管，例如，二极管的硅区域可能被 腐蚀，由此减小了理想因子。
【发明内容】
[0004] 根据本发明的一个实施例，一种半导体器件包括第一衬底部分以及被设置为从所 述第一衬底部分离开一距离处的第二衬底部分。所述第一衬底部分包括界定至少一个半导 体鳍的第一有源半导体层、以及直接在所述鳍上形成的第一多晶层。所述第一多晶层被构 图以界定至少一个半导体栅极。所述第二衬底部分包括被夹置在第二有源半导体区与氧化 物层之间的掺杂区。所述氧化物层保护所述第二有源半导体区和所述掺杂区。所述掺杂区 包括被所述第一掺杂区分隔开的第一掺杂区域和第二掺杂区域以界定耗尽区。
[0005] 在另一个实施例中，一种制造半导电器件的方法包括在形成于所述半导体器件的 第一衬底部分上的至少一个半导体鳍上沉积掩蔽层。所述方法还包括在位于从所述第一衬 底部分离开一距离处的第二衬底部分上形成平面衬底。所述方法还包括在所述掩蔽层上以 及所述平面衬底上形成氧化物层。所述方法还包括在被设置在所述平面衬底上的所述氧化 物层上形成抗蚀剂层。所述方法还包括蚀刻被设置在所述掩蔽层上的所述氧化物层，使得： 所述第一衬底部分不包括（exclude)所述氧化物层，并且所述第二衬底部分包括所述氧化 物层。
[0006] 另外的特征通过本发明的技术实现。本申请中详细描述了本发明构思的其它实施 例，这些实施例被认为是要求保护的发明的一部分。
【专利附图】
【附图说明】
[0007] 在说明书的结尾处的权利要求中特别指出并且清楚地要求保护被认为是本发明 的主题。从以下结合附图给出的详细描述，本发明的前述及其它特征是显而易见的。图 1A-11示例出了制造半导体器件的一系列操作，其中：
[0008] 图1A是示例出了在第一取向上的常规半导体器件的横截面图，所述半导体器件 包括具有鳍区域的第一部分和具有平面区域的第二部分；
[0009] 图1B是示例出了在第二取向上的常规半导体器件的横截面图，所述半导体器件 包括形成在第一部分上的栅极区域和形成在第二部分上的平面区域；
[0010] 图2A示例出了在栅极区域的蚀刻工艺之后在第一取向上的常规半导体器件的鳍 区域和平面区域；
[0011] 图2B示例出了在图2A所示的蚀刻工艺之后在第二取向上的常规半导体器件的栅 极区域和平面区域；
[0012] 图3是根据实施例的在第一取向上的半导体器件的横截面图，示出了包括鳍区域 的第一衬底部分并且示出了包括平面衬底的第二衬底部分，所述鳍区域具有沉积在多个鳍 上的掩蔽层，所述平面衬底具有掺杂区；
[0013] 图4示例出了在所述掩蔽层的上表面以及所述掺杂区的上表面上沉积氧化物层 之后的在第一取向上的图3的半导体器件；
[0014] 图5示例出了在位于所述第二衬底部分处的所述氧化物层的上表面上沉积抗蚀 剂层之后的在第一取向上的图4的半导体器件；
[0015] 图6示例出了在蚀刻工序之后的在第一取向上的图5的半导体器件，所述蚀刻工 序去除了位于所述第一衬底部分处的所述氧化物层从而暴露所述掩蔽层；
[0016] 图7示例出了在去除所述抗蚀剂层以暴露形成于所述第二衬底部分处的所述氧 化物层之后的在第一取向上的图6的半导体器件；
[0017] 图8示例出了在蚀刻工艺之后的在第一取向上的图7的半导体器件，所述蚀刻工 艺去除了位于所述第一衬底部分处的所述掩蔽层从而暴露所述鳍；
[0018] 图9A示例出了在沉积工艺之后的在第一取向上的图8的半导体器件，所述沉积工 艺在形成于所述第一衬底部分处的鳍上并且在形成于所述第二衬底部分处的氧化物层的 上部上沉积多晶硅层；
[0019] 图9B示例出了在第二取向上的图9A的半导体器件，示出了形成在所述第一衬底 部分的栅极区域处的多晶硅层以及形成在所述氧化物层上的多晶硅层；
[0020] 图10A示例出了在对PC层进行构图之后的在第一取向上的图9A的半导体器件， 对所述PC层进行构图形成了跨过所述鳍的栅极并且部分地蚀刻了位于所述第二衬底部分 处的PC层；
[0021] 图10B示例出了在第二取向上的图10A的半导体器件，示出了形成在所述第一衬 底部分处的栅极以及留在所述第二衬底部分处的聚碳酸酯层；并且
[0022] 图11示例出了经历了离子注入工艺的图10B的第二衬底部分，所述离子注入工艺 形成了所述平面区域的相应N掺杂区和P掺杂区从而形成二极管。
[0023] 图12是示例出根据本发明的示例性实施例制造半导体器件的方法的流程图。
【具体实施方式】
[0024] 现在参考图3,示例出了根据本发明的示例性实施例的在第一取向上的半导体器 件100的横截面图。半导体器件100包括第一衬底部分102和第二衬底部分104。在下文 中描述的示例性实施例中，第一衬底部分102和第二衬底部分104彼此分隔开预定距离。然 而，第一衬底部分102和第二衬底部分104中的每一个可能有时实现相同的制造工艺。例 如，应用于第一衬底部分102的诸如反应离子蚀刻（RIE)工艺的制造工艺也可以应用于第 二衬底部分104。然而，本领域普通技术人员可以理解，本申请中描述的制造工艺不限于此， 并且一个或多个制造工艺可以集中于第一衬底部分102或第二衬底部分104。
[0025] 第一衬底部分102包括具有一个或多个半导体鳍106的鳍区域以及形成在鳍106 上和鳍106之间的掩蔽层108。半导体鳍106可以包含有源半导体材料，所述有源半导体材 料包括但不限于娃（Si)。掩蔽层108可以由例如氮化娃（Si 3N4)形成。
[0026] 第二衬底部分104包括形成于其上的平面衬底110。平面衬底110可以包含有源 半导体材料，所述有源半导体材料包括但不限于Si。在至少一个实施例中，平面衬底110包 括有源半导体区112和掺杂区114。掺杂区114可以通过在有源半导体区112处注入掺杂 离子而形成。掺杂离子可以包括例如硼离子。掺杂区114可以占据有源半导体区112的大 约le 18/立方厘米（cm3)的体积。
[0027] 现在转向图4,示例出了在氧化物沉积工艺之后的第一和第二衬底部分102、104。 更具体地，氧化物层116可以形成在位于第一衬底部分102处的掩蔽层108的上表面上、以 及位于第二衬底部分104处的掺杂区114上，以包围平面衬底110。氮化物层116可以具有 从约15纳米（nm)到约30nm的范围内的厚度。此外，氧化物层116可以跨过所述第一和第 二衬底部分102、104连续地形成。相应地，氧化物层116可以是从第一衬底部分102延伸 到第二衬底部分104的连续氧化物层116。
[0028] 现在参考图5,在位于第二衬底部分104处的氧化物层116的上表面上形成抗蚀剂 层118。抗蚀剂层118可以包含能够抑制下伏的（underlying)氧化物层16的劣化的各种 材料。相应地，可以去除在第一衬底部分102处形成的氧化物层116,而不腐蚀形成于第二 衬底部分104处的氧化物层116。更具体地，可以向位于第二衬底部分104处的掩蔽层108 上形成的氧化物层116应用蚀刻工艺，以暴露鳍106,如图6中所示。然而，抗蚀剂层118防 止在第二衬底部分104处形成的氧化物层116的蚀刻。相应地，可以从半导体器件100的第 一衬底部分102去除氧化物层116,而氧化物层116保留在第二衬底部分104。换而言之， 第一衬底部分102不包括氧化物层116,而氧化物层116保留在第二衬底部分104处。
[0029] 在从第一衬底部分102去除了氧化物层116之后，可以从形成在第二衬底部分104 处的氧化物层116去除抗蚀剂层118,如图7所示。相应地，在第一衬底部分102处形成的 掩蔽层108的上表面以及在第二衬底部分104处形成的氧化物层116的上表面被暴露。可 以向第一衬底部分102应用蚀刻工艺以去除掩蔽层108并且暴露鳍106以及在鳍106之间 和/或与鳍106相邻的区域，如图8所示。
[0030] 现在转向图9A-9B，使多晶半导体层，即PC层120,形成在形成于第一衬底部分102 处的鳍106上和鳍106之间，并且也形成在第二衬底部分104处的氧化物层116的上表面 上。PC层120可以由包括但不限于多晶娃（polycrystalline silicon，即polysilicon) 的材料形成。
[0031] 参考图10A-10B，可以对形成在鳍106上的PC层120进行构图以形成对应的栅极 122。例如，可以对PC层120进行构图，以便如图10B所示地暴露鳍106的源极区124和漏 极区126。如图10A-10B所示，也蚀刻在第二衬底部分104处的氧化物层116上形成的PC 层120,以便暴露部分氧化物层116。然而，氧化物层116保护下伏的平面衬底110。
[0032] 转到图11，根据本发明的至少一个示例性实施例，可以在第二衬底部分104处形 成二极管128。更具体地，可以在平面衬底110的掺杂区114中注入P型离子（+)和N型离 子（_)。P型离子可以包括但不限于硼（B)。N型离子可以包括但不限于砷（As)或磷（P)。 P型离子（+)形成正区域130,并且N型离子形成负区域132。正区域130和负区域132通 过耗尽区134而被彼此分隔开。由于有源半导体区112和掺杂区114在PC层120的构图 期间被氧化物层116保护，因此防止了对有源半导体区112和/或掺杂区114的蚀刻。相 应地，可以防止耗尽区134中的缺陷并且保持二极管128的理想因子。此外，至少一个上述 实施例保护形成在finFET器件附近的二极管128的耗尽区134,使得二极管128的穿通减 少。
[0033] 在至少一个实施例中，氧化物层116和剩余的PC层120可以保持在第二衬底部分 104处而不降低二极管128的完整性。形成在第二衬底部分104的氧化物层116上的PC 层120可以促进正区域130、负区域132和耗尽区134的对准。例如，形成在氧化物层116 上的PC层120可以界定：与PC层120的第一侧相邻的第一离子注入区，S卩，正离子注入区 136 ;以及相邻于PC层120的与所述第一侧相反的第二侧的第二离子注入区，即负离子注入 区138。可以在正离子注入区136处沉积P型离子（+)以形成正区域130,并且可以在负离 子注入区138处沉积N型离子（-)以形成负区域132。PC层120可以阻挡离子从其穿过， 由此防止离子在其下方的掺杂区114处被注入，从而辅助形成耗尽区134。然而，应当理解， 如果需要，可以从第二衬底部分104去除氧化物层116和剩余的PC层120。
[0034] 参考图12,示例出根据本发明的示例性实施例制造半导体器件的方法的流程图。 在操作1200,在形成于半导体器件的第一衬底部分上的至少一个半导体鳍上沉积掩蔽层。 在操作1202,在位于从第一衬底部分离开一距离处的第二衬底部分上形成平面衬底。在操 作1204,在掩蔽层上和平面衬底上形成氧化物层。在操作1206,在被设置在平面衬底上的 氧化物层上形成抗蚀剂层。在操作1208,蚀刻被设置在掩蔽层上的氧化物层，使得第一衬底 部分不包括氧化物层，并且第二衬底部分包括氧化物层，并且所述方法结束。
[0035] 本申请中使用的术语是仅仅用于描述具体实施例的目的，而不旨在限制本发明。 本申请中使用的单数形式的"一"、"一个"和"该"旨在也包括复数形式，除非上下文中明确 地另外指出。还应理解，在用于该说明书中时，术语"包括"和/或"包含"规定所述特征、整 体、步骤、操作、元件和/或部件的存在，但不排除一个或多个其他特征、整体、步骤、操作、 元件、部件和/或其组合的存在或附加。
[0036] 在下面的权利要求中的所有装置或步骤加功能要素的对应结构、材料、动作和等 价物旨在包括用于与具体地要求保护的其他要求保护的要素组合地执行功能的任何结构、 材料或动作。本发明的说明书是为了示例和说明的目的而给出的，而不旨在以所公开的形 式穷举或限制本发明。只要不脱离本发明的范围和精神，多种修改和变化对于本领域的普 通技术人员而言是显而易见的。对实施例的选择和说明，是为了最好地解释本发明的原理 和实际应用，使所属【技术领域】的普通技术人员能够明了，本发明可以有适合所要的特定用 途的具有各种改变的各种实施方式。
[0037] 本申请中描绘的流程图仅仅是一个例子。在不脱离本发明的精神的情况下，可以 存在该流程图或其中描述的步骤（或操作）的很多变型。例如，所述步骤可以以不同的顺 序进行或者可以添加、删除或修改步骤。所有这些变型都被认为是所要求保护的发明的一 部分。
[0038] 尽管已经描述了本发明的优选实施例，但是应当理解，现在以及将来，本领域技术 人员可以进行落入后附权利要求的范围内的各种改进和增强。这些权利要求应当被认为保 持对被首先描述的本发明的适当保护。
【权利要求】
1. 一种制造半导体器件的方法，所述方法包括： 在形成于所述半导体器件的第一衬底部分上的至少一个半导体鳍上沉积掩蔽层； 在位于从所述第一衬底部分离开一距离处的第二衬底部分上形成平面衬底； 在所述掩蔽层上以及所述平面衬底上形成氧化物层； 在被设置在所述平面衬底上的所述氧化物层上形成抗蚀剂层；以及 蚀刻被设置在所述掩蔽层上的所述氧化物层，使得：所述第一衬底部分不包括所述氧 化物层，并且所述第二衬底部分包括所述氧化物层。
2. 根据权利要求1所述的方法，其中，所述平面衬底包括有源半导体区和被夹置在所 述有源半导体区与所述氧化物层之间的掺杂区。
3. 根据权利要求2所述的方法，还包括：从所述氧化物层去除所述抗蚀剂层以及从所 述第一衬底部分去除所述掩蔽层，以暴露所述至少一个半导体鳍。
4. 根据权利要求3所述的方法，还包括：在位于所述第一衬底部分处的所述至少一个 半导体鳍上以及在位于所述第二衬底部分处的所述氧化物层上形成多晶层，使得所述氧化 物层被夹置在所述多晶层与所述平面衬底之间。
5. 根据权利要求4所述的方法，还包括：在通过所述氧化物层保护所述平面衬底不被 构图的同时，对所述多晶层进行构图以在所述至少一个鳍上形成至少一个栅极。
6. 根据权利要求5所述的方法，还包括：在所述平面衬底的所述掺杂区中注入离子以 形成二极管。
7. 根据权利要求6所述的方法，其中，所述注入离子还包括：在所述掺杂区的第一区域 注入具有第一极性的第一离子，以及在所述掺杂区的第二区域注入具有与所述第一极性相 反的第二极性的第二离子。
8. 根据权利要求7所述的方法，其中，所述第一和第二区域通过耗尽区而被彼此分隔 开，所述耗尽区与形成在所述氧化物层上的所述多晶材料垂直对准。
9. 根据权利要求1所述的方法，其中，所述氧化物层具有在15纳米到30纳米范围内的 厚度。
10. 根据权利要求1所述的方法，其中，所述氧化物层是从所述第一衬底部分延伸到所 述第二衬底部分的连续氧化物层。
11. 一种半导体器件，包括： 第一衬底部分，其包括界定至少一个半导体鳍的第一有源半导体层和直接在所述第一 有源半导体层上形成的第一多晶层，所述第一半导体层界定至少一个半导体栅极；以及 第二衬底部分，其与所述第一衬底部分分隔开一预定距离，所述第二衬底部分包括被 夹置在第二有源半导体区与氧化物层之间的掺杂区，所述掺杂区包括被所述第一掺杂区分 隔开的第一掺杂区域和第二掺杂区域以界定耗尽区。
12. 根据权利要求11所述的半导体器件，其中，所述第一掺杂区域、所述第二掺杂区域 和所述耗尽区界定二极管，并且其中所述氧化物层完全覆盖所述第二衬底部分。
13. 根据权利要求12所述的半导体器件，其中，所述第一衬底部分不包括所述氧化物 层。
14. 根据权利要求13所述的半导体器件，还包括在所述氧化物层的上表面上形成的第 二多晶材料，以界定与所述第二多晶材料的第一侧相邻的第一离子注入区域以及与所述第 二多晶材料的第二侧相邻的第二离子注入区域，所述第二侧与所述第一侧相反。
15.根据权利要求14所述的半导体器件，其中，所述氧化物层具有在15纳米到30纳米 范围内的厚度。
【文档编号】H01L21/336GK104143516SQ201410187244
【公开日】2014年11月12日 申请日期:2014年5月6日 优先权日:2013年5月7日
【发明者】V·S·巴斯克, 山下典洪 申请人:国际商业机器公司