一种结势垒肖特基二极管的制作方法
【专利摘要】本发明公开一种结型势垒肖特基二极管。本发明同时提供这一器件的制备方法。本发明的结势垒肖特基二极管，包括依次层叠设置的背面金属、Si衬底、外延层、位于外延层上的若干个同心p+圆环和其之间的掺杂区、位于外延层上的硅化层、位于硅化层上的正面金属、位于外延层中有源区的四周的终端结构，以及位于外延层之上掩膜层。本发明可以减小器件的面积，提高器件面积的有效利用率，同样也提高了器件的反向电压以及降低器件的正向电压与漏电流；且可使器件性能将更为稳定和可靠性。
【专利说明】一种结势垒肖特基二极管
【技术领域】
[0001]本发明涉及一种肖特基二极管(SBD)和PiN 二极管相结合的结势垒肖特基二极管(JBS)器件。
【背景技术】
[0002]功率整流器作为功率半导体体系中最基本、最常用且不可或缺的一部分，以其在高压直流输电、电源和马达等领域的重要作用而备受关注。目前，商用的功率二极管主要有PiN 二极管和肖特基势垒二极管(SBD)两大类。但因PiN 二极管和SBD 二极管的一些缺点限制其应用范围。B.J.Baliga等人于1984年提出了将PiN 二极管和SBD 二极管结合在一起，即结势垒肖特基二极管(JBS)，因此极大地拓展了肖特基势垒二极管的应用前景。
[0003]结势垒肖特基(JBS) 二极管选取了 PiN结二极管和肖特基势垒二极管的优点的同时摒弃了各自的不足，除了具有高耐压、大电流、高频特性好以及低导通压降等特点外，还具有低开关损耗和抗过流过压能力。
[0004]目前基于SiC的20A/600V- 1200V的SBD已经用于马达驱动、功率因数控制(PFC)以及变压器次级等领域。基于宽禁带材料的器件研发更是层出不穷。尤其器件有源区的改进型JBS结构，以其灵活多变的结构具有易调节性，而受到研究人员的广泛关注。近两年以来有关JBS结构研究更是突飞猛进，研究成果不胜枚举。大量实验研究成果也大大促进了JBS整流管的商业化进程，以Cree公司、美高森美公司、Infineon公司、D1des公司、瑞萨电子株式会社等为代表欧美日发达国家半导体厂商，不断向市场推出新产品，且其产品的电压电流涵盖的范围广。而国内，今年年初泰科天润半导体科技(北京)有限公司才首次宣布600V-1200V/10A-50A的四个产品实现商业化，1700V/10A，3300V/5A两个产品处于研发阶段。
[0005]近年来，国内对结型势垒肖特基二极管的研究日渐增多，同样也有相应的产品推出，但是由于Si材料的一些限制，导致Si基JBS的耐压及开启功耗不如SiC基JBS，所以这方面Si基JBS的结构有待进一步改善。
[0006]当在JBS上施加正向压降时，其器件中的pn结处于导通状态，但由于SBD的开启电压比pn结的低，所以正向电流是走从肖特基势垒接触到pn结之间的SBD的路线的。因此P+环面积的大小决定了器件的正向电流大小。
[0007]当在JBS上施加反向压降时，器件中的SBD起主要作用，并在pn结之间形成耗尽区，因此肖特基势垒受外加电压的影响被耗尽区所屏蔽，从而有效地抑制了肖特基势垒的降低，从而使反向漏电流降低。
[0008]综上所述，无论JBS处于正向或者反向时，P+环都会对器件的电流产生一定的影响。因此优化JBS的性能，应对P+的区域面积进行分析。故本发明是一种新型的改进型的结势垒肖特基二极管，即环形纵向结构的结势垒肖特基二极管(环形纵向型JBS)。本发明采用的是多个环形并联在器件的有源区内，相应的增大器件的有效面积，提高了器件面积的有效利用率，降低器件的正向导通压降和漏电流，进而提高了器件的稳定性和可靠性。
[0009]由兰州大学的王一帆的论文(300V以上硅基新型JBS肖特基二极管的制备.王一帆，王朝林，刘肃，何少博.电子器件.2011年12月第34卷第6期)中提到似蜂窝状结构(如附图1)的结势垒肖特基二极管虽优化了 P+区的有效面积，也相对降低了其正向电压和通态电阻，但与本发明结构相比，前者器件的稳定性及可靠性明显不如本发明所提出的结构；哈尔滨工程大学的王颖发明专利申请“叠置P+-P结势垒控制肖特基二极管”发明专利申请(申请号201110129276.6.申请公布号CN 102208456 A)提出的结势垒控制肖特基二极管的结构是叠置P+-P区型结构(如附图2)，该结构提高了结势垒肖特基二极管器件的反向耐压，但是其制备工艺较为复杂；苏州硅能半导体科技股份有限公司的刘伟的发明专利申请“沟槽式肖特基势垒二极管整流器件及制造方法”(申请号201010208580.5.申请公布号CN 101901807 A)提出了沟槽式的肖特基势垒二极管整流器件的结构(如附图3)，该结构采用了新技术来改善器件的反向漏电等，同时也提高了器件的可靠性，但缺点依旧是工艺有些复杂。
【发明内容】
[0010]本发明提供一种可克服现有技术不足的、可在降低其正向电压的同时，增大器件的沟道有效面积和提高器件的有效利用率以及改善器件漏电流的改进结型势垒肖特基二极管。本发明同时提供这一器件的制备方法。
[0011]本发明的结势垒肖特基二极管，其结构参见附图5所示，包括依次层叠设置的背面金属9、Si衬底1、外延层2、位于外延层上的若干个同心p+圆环4和其之间的掺杂区5、位于外延层上的硅化层6、位于硅化层6上的正面金属7、位于外延层中有源区10的四周的终端结构，以及位于外延层之上掩膜层8。本发明的特征在于由若干个同心P+圆环4及其之间的掺杂区5，以及在这之上的硅化物、正面金属或掩膜层和在这之下的外延层、衬底和背面金属组成的若干个JBS元胞3并联而成。
[0012]本发明的结势垒肖特基二极管，在其所述外延层具有低的杂质的掺杂浓度，衬底层具有高的杂质的掺杂浓度，同心P+圆环(4)区具有高掺杂剂浓度。
[0013]本发明的结势垒肖特基二极管，两个相邻同心P+区之间根据PN结原理形成两个不断增加的耗尽层，在耗尽层之间形成环状垂直沟道，进而增大了器件的沟道有效面积。
[0014]本发明的结势垒肖特基二极管，在外延区上同心P+环区和掺杂区上的肖特基势垒区是金属硅化物由形成的。
[0015]本发明的结势垒肖特基二极管制备方法是:
a.提供一硅材料的半导体基板；
b.在该基板上形成第一掩膜层；
c.对该基板进行第一次光刻工艺，形成同心P+环窗口；
d.进行离子注入，以及退火，进而形成同心P+环结；
e.在该基板上形成第二掩膜层；
f.对该基板进行第二次光刻工艺，将光刻板上相应的图案绘制在器件的外延层上，并对在其上淀积金属，再经过硅化物的工艺，形成形成肖特基势垒；
g.对其基板进行第三次光刻工艺，形成阳极；
1.对其基板的底部进行背面金属蒸发，形成阴极。
[0016]本发明的方法，形成第一掩膜层的方法是热氧化工艺。
[0017]本发明的方法，所述同心P+环区的离子注入的材料是常见的P型掺杂剂。
[0018]本发明制备的方法中，第一掩膜层是S12层，起阻挡氧化层掩膜作用。在硅片上直接生长的是掺杂阻挡掩膜层，在本发明中采用的是热氧化的方法，并且其厚度是在7000
A?11000名；在本发明中充当阻挡氧化层掩膜作用的5丨02层，其厚度要求在400爲?500為
;所述的场氧化层是用作晶体管之间的隔离阻挡层，其厚度要求在4000 j?5400 其中阻挡氧化层和场氧化层等属于第二掩膜层。因此第二掩膜层的厚度比第一掩膜层的要小。
[0019]本发明的制备方法中，第二次光刻中所采用的势垒金属是NiPt合金(如NiPtlO，NiPtl5或者NiPt60等材料)。
[0020]本发明制备的方法中，采用金属溅射的方法形成的势垒金属，再通过硅化物形成工艺生成的硅化物可以分别与P+环、外延层形成欧姆接触、肖特基接触。
[0021]本发明制备的方法中，通过金属溅射在外延片上淀积一层金属，形成正面金属，作为器件的阳极。
[0022]本发明制备的方法中，离子注入后进行快速热退火，这一技术措施可以便降低硅片通过离子注入带来的损伤，同时少数载流子寿命以及迁移率也会在不同程度上达到一定的恢复，杂质离子也得到一定比例的电激活，进而降低漏电流。
[0023]由以上方法得到一种环形纵向结势垒肖特基二极管(环形纵向JBS)器件，器件的有源区是由若干JBS元胞并联构成；从截面上看，每个JBS元胞都位于所述的器件的背面金属，和所述器件的正面金属之间；每个元胞也还包含有硅片下部与所述背面金属连接的传导层重掺杂的单晶硅衬底，位于硅片顶部与所述正面金属和硅化物之间连接的传导层轻掺杂的硅外延层(2)，位于硅片外延层上部的离子注入形成的同心P+环(4)，以及位于硅片外延层顶端经过势垒金属淀积、硅化物形成以及金属腐蚀所形成的肖特基势垒区(6)，和作为阻挡氧化层掩膜作用、场氧化作用和掺杂阻挡作用的绝缘掩膜层(8)。
[0024]本发明的制备方法中，其掩膜层可以由二氧化硅、多晶硅、磷硅玻璃、氮硅玻璃或聚酰亚胺等绝缘材料制成，根据所需厚度可自行定义，也可按照一般工艺进行。
[0025]本发明的具有导电类型的衬底区的材料是半导体材料(如硅、砷、碳化硅等)。具有导电类型的外延区的材料是半导体材料(如硅、碳化硅等)，而且具有一定的厚度，并且与同样具有导电类型的衬底区的厚度比是一定的。在器件的衬底上外延出一层外延层的方法可以采用物理气相淀积外延，也可以采用分子束外延的方法等。
[0026]位于所述外延层上的肖特基接触，与位于相邻所述的肖特基接触的外延区表面处的多个结型势垒肖特基接触JBS区域的相对宽度比例是一定的，是通过对其进行分析解析得到的，以便达到所需的条件，其比例约为7?4。同样JBS区域的掺杂也是由所需的条件计算得到的，其掺杂的数量级约在1013~16cm_3，其掺杂一般纵向分布深度约为5?10um。
[0027]所述背面金属层与所述衬底之间形成欧姆接触；所述势垒金属形成的硅化物与外延层形成肖特基接触；所述势垒金属形成的硅化物与P+环形成欧姆接触。
[0028]作为背面金属或者正面金属的材料采用的是钛(Ti)钨(W)铝(Al)合金或钛(Ti)镍(Ni)银(Ag)合金。
[0029]本发明环形纵向型结势垒肖特基二极管(JBS)，首先该器件的同心P+环均匀分布在硅片外延层顶部，通过一次光刻和离子注入技术便可形成，因此制备工艺简单；其次，本发明是横向分布纵向沟道器件，在加之通过将芯片设计为环形结构等措施，这样可以减小器件的面积，提高器件面积的有效利用率；最后，本发明可以增大器件的沟道有效面积，这样能更有效地降低正向电压，同时也改善了器件的漏电流等情况。由于采用上述的技术措施，使器件将更趋于稳定，器件的可靠性将会更好。这就是本发明的优势所在。
【专利附图】
【附图说明】
[0030]附图1是现有技术点阵分布的JBS剖面图；
附图2是现有技术叠置p+p结构的JBS剖面图；
附图3是现有技术沟槽式JBS剖面图；
附图4是本发明的器件结构(含终端结构但无金属覆盖)的俯视图，图中a，b中同心环的材料分别指η型或P型);
附图5是本发明的器件纵向剖面图；
附图6是本发明的JBS器件的有源区的俯视图，图中a，b中同心环的材料分别指η型或P型)；
附图7是本发明的JBS元胞结构图；
附图8?图16是本发明的工艺流程示意图；
附图17是本发明的器件的正面俯视图；
附图18是本发明的JBS 二极管反向特性曲线，其漏电流20 μ A时，耐压容量达到650V ； 附图19是本发明的JBS 二极管正向特性曲线，正向电流10 A时，压降在I V之内。
[0031]以上附图中，3是JBS兀胞，I是娃片衬底,2是娃片外延层，4是同心P+环,5是娃片外延层顶端的除P+环外的掺杂区，6是势垒金属形成的硅化物，7是正面金属层，8是S12掩膜层，9是背面金属层，10是有源区，11是切断环，12是场限环，13是光刻胶，14是硅片。
【具体实施方式】
[0032]本发明以下结合附图和实施例具体说明。
[0033]第一步:在具有传导类型的重掺杂的单晶硅衬底I上，生长同样具有传导类型的轻掺杂娃外延层2 (如图8);
第二步:在硅外延层2顶部生长一层阻挡介质层，该层是二氧化硅层(如图9)；
第三步:对上步生长出的二氧化硅层进行光刻，在硅片上定义出P+环窗口，如图10所示；
第四步:采用湿法腐蚀或干法腐蚀方法，选择性的去除未被光刻胶覆盖的二氧化硅层，显露出图11所示的相对应的外延层，而留下来的二氧化硅层充当掩膜作用；
第五步:通过离子注入的方式，向上一步刻蚀出来的窗口中注入P型材料的离子，如图12所示。再经过快速退火的方式消除离子注入过程中造成的晶格损伤，避免缺陷中心的增加和漏电流的增大，如图13所示；
第六步:第二次光刻形成肖特基接触势垒窗口，以便下一步的势垒金属溅射，如图14所示；
第七步:在第六步中形成的窗口中溅射势垒金属，生成正面金属层7，作为器件的阳极，再经过硅化物热处理后形成良好的肖特基势垒，同时将未反应完全的势垒金属去除，而硅化物形成工艺生成的硅化物可以分别与P+环、外延层形成欧姆接触或肖特基接触，如图15所示；第八步:正面金属溅射后反刻，形成引线孔，最终得到如图16所示的结构(注:图16中未表不出引线孔结构)；
第九步:背面金属蒸发形成阴极金属和良好的欧姆接触，随后进行背面减薄，如图5所
/Jn ο
[0034]经上述步骤最终制备出剖面如图5示的纵向结构和如图4所示由相互间以外延层相隔的数个同心P+圆环(4)形成的JBS元胞(3)结构。在实际的应用中，本发明的同心环可以做成P型，也可以做成η型材料。图7则为JBS元胞的示意图。图8指的是器件的剖面示意图，且标明了各个部分的说明。
[0035]在本实施案例中采用了 Si外延片，6um等环宽、36um等环间距的同心P+环，5道浮置场限环的终端结构，制成反向耐压可达600V的结势垒肖特基二极管。该实例实现了在降低JBS器件的正向电压的同时，提高器件的有效面积利用率，也同样能改善其的反向漏电和可靠性。下面是该实施例的实测1-V特性。
[0036]在超净间室温(22°C )下,用Tektronix 576 Curve Tracer测试JBS 二极管击穿特性如图18所示，其实测的JBS 二极管反向特性是当漏电流20 μ A时，耐压容量达到650V。
[0037]从图18可以看出，器件在反向漏电流不大于20 μ A时，耐压容量达到了 650V，而且具有较硬的击穿特性。漏电流很小时存在较大波动甚至双条曲线的现象，这是由于所加扫描电压为正弦波而引起器件的回滞现象。
[0038]本发明的JBS 二极管正向特性曲线见附图19，从图19可见，本发明的JBS 二极管正向特性是:当正向电流10 A时，压降在I V之内。从图19还可见，本发明的器件阈值电压在0.3V左右。通态压降增幅随着电流变大逐渐变小，表明器件在正向导通后，随着电流增大通态压降变大，同时P+区注入少子的调制效应越显著，漂移区电阻逐渐减小，负反馈使得通态压降增幅减小，当正向电流达到1A ( 33.3/cm2)时，导通压降不足IV。
[0039]本发明上述的制备方法中，第一掩膜层是S12层，其起阻挡氧化层掩膜作用。当然S12也可以作场氧化作用和掺杂阻挡作用，在本发明中都可以用到。在硅片上直接生长的是掺杂阻挡掩膜层，在本发明中采用的是热氧化的方法，并且其厚度是在7000 A 1000 A;在本发明中充当阻挡氧化层掩膜作用的3102层，其厚度要求在4001 ^OOA ;所述的场氧化层是用作晶体管之间的隔离阻挡层，其厚度要求在4000 A?5400石,其中阻挡氧化层和场氧化层等属于第二掩膜层。因此第二掩膜层的厚度比第一掩膜层的要小。
[0040]由以上方法得到一种环形纵向结势垒肖特基二极管(环形纵向JBS)器件，器件的有源区是由若干JBS元胞并联构成；从截面上看，每个JBS元胞都位于所述的器件的背面金属，和所述器件的正面金属之间；每个元胞也还包含有硅片下部与所述背面金属连接的传导层重掺杂的单晶硅衬底，位于硅片顶部与所述正面金属和硅化物之间连接的传导层轻掺杂的硅外延层(2)，位于硅片外延层上部的离子注入形成的同心P+环(4)，以及位于硅片外延层顶端经过势垒金属淀积、硅化物形成以及金属腐蚀所形成的肖特基势垒区(6)，和作为阻挡氧化层掩膜作用、场氧化作用和掺杂阻挡作用的绝缘掩膜层(8)。
[0041]本发明中，所述JBS器件的外延层上进行的一系列的工艺所需要的条件是可调的，以便达到所达到所需条件，比如作为器件掩膜层或者阻挡层的材料可以是二氧化硅，也可以是磷硅玻璃，多晶硅等。本发明仅在JBS器件的有源区改变和优化了结构，对于作为器件的一部分的终端结构，没有作特殊说明，所以只要是可以有利于器件正反向等特性的终端结构对于本发明结构的器件都同样适合。
[0042]综上所述，本发明提供了一种可克服现有技术不足的、在降低其正向电压的同时，增大器件的沟道有效面积和提高器件的面积有效利用率以及改善器件的漏电流进而改善器件的稳定性和可靠性的改进结型势垒肖特基二极管。
【权利要求】
1.一种结势垒肖特基二极管，包括依次层叠设置的背面金属(9)、Si衬底(I)、外延层(2)、位于外延层上的p+区和p+区之间的掺杂区(5)、位于外延层上的娃化层(6)、位于娃化层(6)上的正面金属(7)、位于外延层中有源区(10)四周的终端结构，以及位于外延层之上掩膜层(8)，其特征在于p+区和p+区之间的掺杂区(5)由若干个同心P+圆环(4)及其之间的掺杂区(5)，以及在这之上的硅化物、正面金属或掩膜层和在这之下的外延层、衬底和背面金属组成的若干个JBS元胞(3)并联而成。
2.根据权利要求1所述的结势垒肖特基二极管，其特征在于在其所述外延层具有低的杂质的掺杂浓度，衬底层具有高的杂质的掺杂浓度，同心P+圆环(4)区域具有高掺杂剂浓度。
3.根据权利要求1或2所述的结势垒肖特基二极管，其特征在于外延区上同心P+环区(4)和掺杂区(5)上的肖特基势垒区是由金属硅化物形成的。
4.权利要求1所述的结势垒肖特基二极管制备方法，其特征在于: a.提供一硅材料的半导体基板； b.在该基板上形成第一掩膜层； c.对该基板进行第一次光刻工艺，形成同心P+环窗口； d.进行离子注入，以及退火，进而形成同心P+环结； e.在该基板上形成第二掩膜层； f.对该基板进行第二次光刻工艺，将光刻板上相应的图案绘制在器件的外延层上，并对在其上淀积金属，再经过硅化物的工艺，形成肖特基势垒； g.对其基板进行第三次光刻工艺，形成阳极； h.对其基板的底部进行背面金属蒸发，形成阴极。
5.根据权利要求4所述的方法，其特征在于形成第一掩膜层的方法是热氧化工艺。
6.根据权利要求5所述的方法，其特征在于所述同心P+环区的离子注入的材料是常见的P型掺杂剂。
7.根据权利要求6的方法，其特征在于离子注入后进行快速热退火。
8.根据权利要求7所述的方法，其特征在于掩膜层可以是二氧化硅、多晶硅、磷硅玻璃、氮硅玻璃或聚酰亚胺等材料。
9.根据权利要求4或5或6或7或8所述的方法，其特征在于第二次光刻中所采用的势垒金属是NiPt合金。
10.根据权利要求9的方法，其特征在于势垒金属采用的金属溅射方法形成，再通过硅化物形成工艺生成的硅化物可以分别与P+环、外延层形成欧姆接触或肖特基接触。
11.根据权利要求10的方法，其特征在于正面金属淀积是通过金属溅射形成。
【文档编号】H01L29/06GK104201213SQ201410451733
【公开日】2014年12月10日 申请日期:2014年9月8日 优先权日:2014年9月8日
【发明者】刘肃, 高桦, 邓恒, 谭稀, 柴彦科 申请人:兰州大学