半导体装置制造方法

半导体装置制造方法
【专利摘要】本发明涉及具备在半导体基板上排列光电转换元件形成的图像传感器的半导体装置，其目的在于，防止半导体装置中相邻光电转换元件之间发生光电荷混同，实现结构细微化。在本发明的半导体装置中，半导体基板(101)上排列包含PN光电转换元件(119)以及三极管(121)在内的像素(103)，形成图像传感器，其中，相邻PN光电转换元件(119)周围的半导体基板(101)上形成沟槽(123)，在接触该沟槽(123)底部的半导体基板(101)上形成杂质扩散层(129)。
【专利说明】半导体装置

【技术领域】
[0001]本发明涉及具备图像传感器的半导体装置，该图像传感器通过在半导体基板上排列光电转换元件形成。

【背景技术】
[0002]使用半导体基板的半导体装置中存在二维排列光电转换元件形成的图像传感器。目前，这类图像传感器通常构成为以光电转换元件和三极管的组合构成像素，且相邻像素之间以氧化硅膜隔开。
[0003]然而，现有的图像传感器存在相邻像素之间入射光引起发生的光电荷混同问题。
[0004]针对上述问题的解决，例如专利文献I (JP特开2013-48132号公报)公开了用深阱区隔离像素的方法，该方法通过在光电二极管形成部以及像素与周围电路之间形成被称之为串扰防止层的杂质扩散层，达到防止在光电二极管中比PN结更深的区域中发生的光电荷横向扩散的目的。
[0005]在专利文献I揭示的结构中用PN结分离相邻像素。因此，相邻像素之间间隔受到PN结带来的空乏层宽度的限制。为此，该结构存在难以细微化问题。


【发明内容】

[0006]鉴于上述现有技术中的问题，本发明提供在半导体基板上排列光电转换元件形成的半导体装置，其目的在于防止相邻光电转换元件之间发生光电荷混同，实现结构细微化。
[0007]本发明提供一种半导体装置，其中具备在半导体基板上排列光电转换元件构成的图像传感器，其特征在于，具备在所述半导体基板上相邻所述光电转换元件之间的位置上形成的沟槽、以及设于该沟槽底部的杂质扩散层，所述杂质扩散层被设置在比所述光电转换元件中的PN结更深的位置。
[0008]本发明的效果在于，防止在半导体基板上排列光电转换元件形成的半导体装置中相邻光电转换元件之间发生光电荷混同，实现结构细微化。

【专利附图】

【附图说明】
[0009]图1是用PN光电二极管作为光电转换元件的实施例的截面图。
[0010]图2和图3是用于描述图1所示实施例的制作工序的一例截面图。
[0011]图4是用光电三极管作为光电转换元件的实施例的截面图。
[0012]图5是用PIN光电二极管作为光电转换元件的实施例的截面图。
[0013]图6是用雪崩光电二极管作为光电转换元件的实施例的截面图。
[0014]图7是用横型PN光电二极管作为光电转换元件的实施例的截面图。
[0015]图8是用横型PN光电三极管作为光电转换元件的实施例的截面图。

【具体实施方式】
[0016]在本发明的半导体装置中，上述沟槽既可围绕上述光电转换元件的周围形成在半导体基板上，也可不围绕上述光电转换元件的周围形成在半导体基板上，关键在于，上述沟槽至少被设置为能够防止相邻光电转换元件之间发生光电荷混同，实现结构细微化。
[0017]在本发明的半导体装置中，上述光电转换元件采用PN光电二极管、PIN光电二极管、雪崩光电二极管之中的任意一种光电二极管。相比于PN光电二极管，采用PIN光电二极管或雪崩光电二极管，能够进一步增大光的输出信号。
[0018]在本发明的半导体装置中，上述杂质扩散层中的掺杂浓度小于形成在上述半导体基板表面一侧且构成上述光电二极管的阴极或阳极的扩散层中的掺杂浓度。据此，即便上述杂质扩散层接触光电二极管的阳极或阴极连接，也不会有高浓度杂质区域之间的互相接触，防止该结合部分发生结合漏电流。
[0019]在本发明的半导体装置中，光电转换元件为光电三极管。用光电转换元件作为光电三极管，有利于加大三极管的输出信号放大作用。
[0020]在本发明的半导体装置中，上述杂质扩散层中的掺杂浓度小于构成上述光电三极管的发射极的扩散层中的掺杂浓度。据此，即便上述杂质扩散层接触光电三极管的基极，也不会有高浓度杂质区域互相之间的接触，防止该结合部分发生结合漏电流。
[0021]在本发明的半导体装置中，例举将氧化硅膜或氮化硅膜埋入上述沟槽中，这样，与通过氧化工序在上述沟槽内壁上形成氧化膜相比，能够减少一项工序即氧化工序，简化制造工艺流程。而埋入上述沟槽内的材料不受此限制。
[0022]作为二维排列光电转换兀件的器件，例如有CMOS(Complenentary Metal-OxideSemiconductor)传感器或CCD (Charge Coupled Device)传感器等固体摄像兀件。
[0023]COMS传感器的光电转换元件采用光电二极管，用对应每个像素设置的MOSFET选择性输出该光电转换元件的信号。为此，CMOS传感器具有用将光电转换元件、每个像素的输出选择开关、周围电路的所有构成元件集中设置在同一块基板上的特征。随着制造工艺规格的微细化，像素进一步缩小，CMOS传感器分辨率不断提高。
[0024]光电转换元件即光电二极管以PN结形成。通常在光电二极管中的PN结上施加反向偏压，扩展空乏层。能够转换为电荷的光的波长取决于该空乏层宽度。
[0025]在光电二极管中，PN结相对于半导体基板沿着纵向形成。空乏层在基板的深度方向扩展。入射光电二极管的光的半导体基板的深部进行光电转换。
[0026]入射光电二极管的光相对于像素的方向不仅有垂直方向，也有具有一定倾角的方向。为此，由光产生的电荷根据其发生的位置不同，有可能向邻接于光入射像素的邻接像素输出。随着像素的微细化的进一步发展，上述像素数输出的混同也就变得容易发生。
[0027]为了解消上述问题，本发明的半导体装置形成沟槽，作为图像传感器中分离光电转换元件的结构。
[0028]图1是用来描述用PN光电二极管作为光电转换元件的实施例的截面图。
[0029]半导体基板101上形成CMOS图像传感器的像素103。像素103的平面大小例如为2.5 □ 2.5 ( μ m2) ο半导体基板101上设有多个像素103。
[0030]用例如硅形成半导体基板101。半导体基板101例如由P+硅基板105和P+硅基板105上形成的P型硅层107构成。相比于P型硅层107，P+硅基板105是其中导入高浓度P型杂质的硅基板。P型硅层107的硅层通过外延成长形成。P型硅层107的厚度范围为 10 ?20 μ m。
[0031]在P型硅层107表面一侧形成P型阱区109。P型阱区109中的P型杂质浓度大于P型硅层107中的P型杂质浓度，其实际浓度例如为I 口 1017cm_3。P型阱区109的深度例如为I?2 μ m。
[0032]在P型硅层107表面一侧形成每个像素103各自的N+扩散层111、N+扩散层113以及P+扩散层115。
[0033]在像素103中，N+扩散层111和N+扩散层113之间设有一间隔，N+扩散层111比N+扩散层113形成得更深。N+扩散层111和N+扩散层113的实际N型杂质浓度为例如5 □ 1020cm 3o N+扩散层111的深度为例如200?300nm。
[0034]在P+扩散层115的形成区域与N+扩散层111的形成区域部分重叠。P+扩散层115被形成在比N+扩散层111更浅的位置上。P+扩散层115的实质P型杂质浓度大于P型阱区109的杂质浓度。
[0035]在P+扩散层115和N+扩散层113之间的P型阱区109上，隔着栅绝缘膜(未图示)形成栅电极。P+扩散层115与栅电极之间设有间隔。
[0036]像素103中形成具有P型阱区109和N+扩散层111的PN光电二极管119 (光电转换元件)。P型阱区109构成PN光电二极管119的阳极，N+扩散层111构成PN光电二极管119的阴极。P+扩散层115起到PN光电二极管110表面保护层的作用。P型硅层107以及P+硅基板105起到多个像素103各自的PN光电二极管119的共同阳极的作用。PN光电二极管119中的P型阱区109与N+扩散层111之间具有PN结。
[0037]像素103中形成以具有N+扩散层111、N+扩散层113、以及栅电极117的MOSFET(MOS Field Effect Transistor)构成的三极管121。该三极管121起到像素103的输出选择开关的作用。
[0038]在像素103周围的半导体基板101上形成沟槽123。沟槽123用来将相邻像素103分开。该沟槽123还将相邻PN光电二极管119分开。沟槽123内部隔着绝缘膜125埋入半导体材料127。绝缘膜125为例如氧化硅膜。半导体材料127为例如多晶硅。
[0039]例如，在比P型阱区109更深的深度形成沟槽123。沟槽底部在与P型阱区109之间具有间隔的位置、即比PN光电二极管119中PN结更深的位置上，设有P型硅层107。沟槽123的深度为例如相距P型硅层107表面约3.0?5.0 μ m。沟槽123宽度约为例如约0.3 ?0.4 μ m。
[0040]P型硅层107上形成接触沟槽123的底部的N+扩散层129 (杂质扩散层)。N+扩散层129的实际N型杂质浓度为例如I 口 1018cm_3。P型硅层107与N+扩散层129之间展开内建电场的空乏层(未图示)。
[0041]N+扩散层129形成在比P型阱区深度更深的位置上，在P型硅层107中，N+扩散层129位于比PN光电二极管119中的PN结深度更深的位置。
[0042]本实施例利用沟槽123将相邻像素103分开，防止相邻像素103之间发生光电荷混同。
[0043]进而，本实施例的沟槽123的底部具备N+扩散层129，通过P型硅层107和N+扩散层129之间的空乏层，还能够防止相邻像素103在更加深处发生光电荷混合。
[0044]沟槽123形成的深度受到限制。在本实施例中，为了防止相邻像素103之间在更加深处发生光电荷混合，不仅形成沟槽123，而且在沟槽123的底部进一步形成N+扩散层129。
[0045]本实施例用沟槽123使得相邻像素103之间完全电分离。为此，本实施例比一般采用的用氧化膜和PN结来分离相邻像素的CMOS半导体处理方法具有更容易缩短相邻像素103之间距离而有利于微细化的优点。
[0046]上述实施例若将N型和P型互相交换，也能够获得相同效果。
[0047]可以用绝缘材料，例如氧化硅膜或氮化硅膜来取代半导体材料127埋入沟槽123。如果将绝缘材料埋入沟槽123，则与实行氧化工序相比，在沟槽123的内壁上形成绝缘膜工序能够减少一个步骤，有利于简化制造工艺流程。而埋入沟槽123中的绝缘材料并不局限于氧化硅膜以及氮化硅膜。
[0048]图2和图3是用于描述图1所示实施例的制作工序的一例截面图。下述工序(a)至(f)与图2以及图3的(a)至(f)对应。工序(g)参考图1描述。图1所示实施例的制造方法并不受到下述制作工序的限制。
[0049](a)使用在P+硅基板105上P型硅层107外延成长的半导体基板101。对P型硅层107，包含形成光电转换元件的区域，例如以30keV、I X 113CnT2的条件进行硼注入。在氮气气氛中以1150°C、1小时的条件进行推进(drivein)扩散，使得被注入P型硅层107中的硼扩散，形成P型阱区109。
[0050](b)在 P 性讲区 109 上形成厚度约为 400nm 的 HTO (High Temperature Oxide)膜201，作为用于形成用来将相邻像素103分开的沟槽的硬掩模。用照相制版技术以及蚀刻技术，去除形成上述沟槽的区域上的HTO膜201，形成具有与上述沟槽对应的沟槽的硬掩模。在此，设HTO膜201的沟槽宽度约为例如0.3?0.4 μ m。
[0051](c)采用蚀刻技术，用以HTO膜201形成的硬掩模，在P型硅层107上形成沟槽123。例如，实行使用SF6、02、Ar气的微波等离子蚀刻，在P型硅层107表面加工形成垂直的沟槽123。沟槽123的深度和宽度约为例如3.0?5.0 μ m和0.3?0.4μπι。在此，硬掩模也被蚀刻，因而HTO膜201的厚度约减少到lOOnm。
[0052](d)以HTO膜201为掩模，对P型硅层107进行磷注入。为了在P型硅层107表面上垂直进行磷注入，例如以15keV、5X 114CnT2为条件并设注入角度为O度。据此，只有沟槽123底部被注入杂质磷。在P型硅层107上形成接触沟槽123底部的N+扩散层129。
[0053](e)用例如湿法蚀刻去除HTO膜201。而后实行氧化处理，氧化沟槽123内壁。例如，该氧化处理以1050°C干式氧化为条件形成厚度约为130nm的氧化硅膜。而后，去除形成能够的氧化硅膜，解消微波等离子蚀刻带来的损伤。这样便缓解了沟槽123形成时发生的结晶缺陷，防止构成光电二极管的PN结中产生漏电流。
[0054](f)为了将相邻像素103分离，再次实行氧化处理，在沟槽123的内壁上形成以氧化硅膜构成的绝缘膜125。氧化处理例如为以850°C为条件的湿式氧化方式形成厚度约为20nm的氧化硅膜。关于埋入沟槽123的材料，例如厚度约为800nm的半导体材料如多晶硅来形成膜。在沟槽123内部隔着绝缘膜125埋入半导体材料127。
[0055](g)全面蚀刻半导体材料127，去除除埋入沟槽123的半导体材料127以外的其余部分。而后，利用普通的CMOS半导体工艺形成PN光电二极管119以及用于选择性输出该PN光电二极管119的信号的三极管121 (参见图1)。
[0056]上述实施例用PN光电二极管119作为光电转换元件，但是本发明的半导体装置中的光电转换兀件并不局限于PN光电二极管，也可以是例如光电三极管或PIN光电二极管、雪崩光电二极管等其它光电转换元件。
[0057]图4是另一实施例的截面图。该实施例用光电三极管作为光电转换元件。
[0058]在半导体基板301上形成CMOS图像传感器的像素303。像素303的大小约为例如5.0 □ 5.0 ( μ m2) ο
[0059]半导体基板301例如以N+硅基板305以及在N+硅基板305上形成的N型硅层307构成。N+硅基板305是导入比N型硅层307具有更高N型掺杂浓度的硅基板。N型硅层307是经过外延成长的硅层，其厚度约为例如10?20μπι。
[0060]在N型硅层307表面一侧形成N型阱区309。N型阱区309中的N型掺杂浓度大于N型硅层307中的N型掺杂浓度。N型阱区309中实际P型掺杂浓度为例如I X 11W0N型阱区309的深度为例如I?2 μ m。
[0061]像素303的光电三极管区域303a中，N型硅层307的表面一侧形成P型扩散层311。该P型扩散层311的深度大于N型阱区309。P型扩散层311中N型掺杂浓度实际上为例如lX1015cm_3。P型扩散层311的深度为例如距离N型硅层307表面I?2μπι。光电三极管区域303a中未形成N型阱区309。
[0062]在像素303的光电三极管区域303a中，N型硅层307的表面一侧形成N+扩散层313。该N+扩散层313的深度小于P型扩散层311的深度。N+扩散层313中N型掺杂浓度实际上为例如3X1015cm_3。N+型扩散层313的深度为例如距离N型硅层307表面0.2?0.3 μ m0
[0063]在像素303的输出选择开关区域303b中，N型阱区309的表面一侧形成一对互相之间相距一间隔的P+扩散层315。P+扩散层315中P型掺杂浓度实际上为例如5X 102°cnT3。P+扩散层315的深度为例如200?300nm。
[0064]在像素303的输出选择开关区域303b中，一对P+扩散层315之间的N型阱区309上，隔着栅绝缘膜(未图示)，形成栅电极317。
[0065]像素303中，光电三极管区域303a上形成具有N型硅层307、P型扩散层311、以及N+扩散层313的光电三极管319。N型硅层307、P型扩散层311、以及N+扩散层313构成光电三极管319的集电极、基极、以及发射极。N型硅层307以及N+硅基板305起到多个像素303的光电三极管319的共同的集电极的作用。光电三极管319中的N型硅层307和P型扩散层311之间、以及P型扩散层311和N+扩散层313之间均具有PN结。
[0066]像素303中，输出选择开关区域303b上形成一对具有P+扩散层315以及栅电极317的MOSFET构成的三极管321。该三极管321起到像素303的输出选择开关的作用。
[0067]在半导体基板301上的像素303周围形成沟槽323。沟槽323用来将相邻像素303分开。该沟槽323还将相邻的光电三极管319分开。进而，沟槽323还将相邻的光电三极管319和三极管321分开。但沟槽323也可以不将光电三极管319和三极管321分开。
[0068]沟槽323内隔着绝缘膜325埋入半导体材料327。绝缘膜325为例如氧化硅膜。半导体材料327为例如多晶硅。另外，还可以用绝缘材料来代替绝缘膜325和半导体材料327埋入沟槽323。该绝缘材料例如可以用氧化硅膜以及氮化硅膜等。
[0069]例如，沟槽323被形成在比N型阱区309更深的深度，而且位于比构成光电三极管319的基极的P型扩散层311的深度更深的位置。在沟槽323底部，在与N型阱区309和P型扩散层311之间具有间隔的位置、即比光电三极管319中的PN结更深的位置上，设有N型硅层307。沟槽323的深度为例如相距N型硅层307表面约3.0?5.0 μ m。沟槽323的宽度为例如约0.3?0.4 μ m。
[0070]N型硅层307上形成接触沟槽123的底部的N+扩散层329 (杂质扩散层)。N+扩散层329的实际N型杂质浓度为例如I 口 1018cm_3。
[0071]N+扩散层329形成在比P型扩散层311深度更深的位置上，而且位于与P型扩散层311之间具有间隔、即比光电三极管319中的PN结深度更深的位置。
[0072]本实施例利用沟槽123将相邻像素303分开，防止相邻像素303之间发生光电荷混同。
[0073]进而，本实施例的沟槽123的底部具备N+扩散层329，以P型扩散层311构成的基极和以N型硅层307构成的基电极之间形成的PN结的内建电场所构成的空乏层能够防止相邻像素303之间的连接。
[0074]本实施例用沟槽323使得相邻像素303之间完全电分离。为此，本实施例比一般的用氧化膜和PN结来分离相邻像素的CMOS半导体处理方法更容易缩短相邻像素103的距离，具有有利于微细化的优点。
[0075]图4所示的实施例的结构中，若将N型和P型互相交换，也能够获得与图4相同的效果。
[0076]本发明的半导体装置不仅可以用PN光电二极管和光电三极管作为光电转换元件，也可以用PIN光电二极管或雪崩光电二极管作为光电转换元件。
[0077]图5是另一其它实施例的半导体装置截面图。该实施例以PIN光电二极管作为光电转换元件。图5中对于与图1中具有相同功能的部分赋予相同标记，并不再重复有关这些部分的描述。
[0078]本实施例的半导体装置具备PIN光电二极管131，用来替换图1所示实施例的PN光电二极管119，作为光电转换元件。PIN光电二极管131具有P型阱区109和N+扩散层111以及本征区域133。
[0079]P型阱区109构成PIN光电二极管131的阳极。N+扩散层111构成PIN光电二极管131的阴极。
[0080]本征区域133是实际上不含杂质的真性半导体区域。本征区域133被设置为，其深度小于P型阱区109的深度，而且在比N+扩散层111更深的位置上接触P型阱区109以及N+扩散层111。
[0081]用PIN光电二极管作为光电转换元件，与用PN光电二极管相比，能够进一步放大光的输出信号。
[0082]图6是另一其它实施例的半导体装置截面图。该实施例以雪崩光电二极管作为光电转换元件。图6中对于与图1中具有相同功能的部分赋予相同标记，并不再重复有关这些部分的描述。
[0083]本实施例的半导体装置具备雪崩光电二极管135，用来替换图1所示实施例的PN光电二极管119作为光电转换兀件。雪崩光电二极管135具有P+娃基板105、P型娃层107、P型阱区109、以及N+扩散层111。
[0084]P+硅基板105、P型硅层107以及P型阱区109构成雪崩光电二极管135的阳极。N+扩散层111构成雪崩光电二极管135的阴极。
[0085]由于P型硅层107中的掺杂浓度十分低，故而能够对雪崩光电二极管施加高电场。在处于高电场的情况下，载体与原子冲突，电子发生雪崩，为此能够增加载体数量。为此，雪崩光电二极管135能够进一步放大光的输出信号。
[0086]用雪崩光电二极管135作为光电转换元件，与用PN光电二极管相比，能够进一步放大光的输出信号。
[0087]上述实施例使用纵型的光电二极管或光电三极管，但是，本发明的半导体装置中的光电转换元件也可以是横型的光电二激光或光电三极管。
[0088]图7是另一其它实施例的半导体装置截面图。该实施例以横型PN光电二极管作为光电转换元件。图7中对于与图1中具有相同功能的部分赋予相同标记，并不再重复有关这些部分的描述。
[0089]本实施例的半导体装置具备横型PN光电二极管139，用来替换图1所示实施例的PN光电二极管119作为光电转换元件。横型就PN光电二极管139具有P型阱区109以及N+扩散层111。
[0090]P型阱区109构成PN光电二极管139的阳极。N+扩散层111构成PN光电二极管139的阴极。本实施例中P+硅基板105以及P型硅层107未形成PN光电二极管的阳极。
[0091]P型阱区109的表面一侧设有P+扩散层141。P+扩散层141与N+扩散层111、Ν+扩散层113以及P+扩散层115之间均保持间隔。P+扩散层141被用以作为PN光电二极管139的阳极接触部。
[0092]如上所述，本发明的半导体装置还可以用横型PN光电二极管139作为光电转换元件。
[0093]此外，本发明的半导体装置还可以用横型的PIN光电热激光或横型的雪崩光电二极管作为光电转换元件。
[0094]图8是是另一其它实施例的半导体装置截面图。该实施例以横型PN光电三极管作为光电转换元件。图8中对于与图4中具有相同功能的部分赋予相同标记，并不再重复有关这些部分的描述。
[0095]本实施例的半导体装置在光电三极管区域303a具备横型光电三极管331，用来替换图4所示实施例的纵型光电三极管319作为光电转换元件。横型光电三极管331具有N型硅层307、P型扩散层311、以及N+扩散层313。
[0096]N型硅层307、P型扩散层311、N+扩散层313分别构成光电三极管的集电极、基极、发射极。本实施例中的N+硅基板305不构成光电三极管331的集电极。
[0097]在光电三极管区域303a中，N型硅层307的表面一侧设有N+扩散层333。N+扩散层333与P型扩散层311以及N+扩散层之间均保持间隔。N+扩散层333被用以作为光电光电三极管333的集电极接触部。
[0098]如上所述，本发明的半导体装置还可以用横型光电三极管作为光电转换元件。
[0099]以上是本发明的实施例，上述实施例中使用的数值、材料、设置、数量等不对本发明起到限制作用，可以在本发明的许可范围之内任意改动。
[0100]例如，上述实施例中用硅基板作为半导体基板，而本发明除此之外，本发明还可以用硅以外的半导体材料作为半导体基板。
[0101]另外，在本发明的半导体装置中，光电转换元件的结构不受到图1、图5、图6或图7所示的光电二极管、以及图4或图8所示的光电三极管的机构的限制。
【权利要求】
1.一种半导体装置，其中具备在半导体基板上排列光电转换元件构成的图像传感器，其特征在于， 具备在所述半导体基板上相邻所述光电转换元件之间的位置上形成的沟槽、以及设于该沟槽底部的杂质扩散层， 所述杂质扩散层被设置在比所述光电转换元件中的结更深的位置。
2.根据权利要求1所述的半导体装置，其特征在于，在所述光电转换元件周围的所述光电半导体上形成所述沟槽。
3.根据权利要求1或2所述的半导体装置，其特征在于，所述光电元换元件为光电二极管。
4.根据权利要求1或2所述的半导体装置，其特征在于，所述光电元换元件为？爪光电二极管。
5.根据权利要求1或2所述的半导体装置，其特征在于，所述光电元换元件为雪崩光电二极管。
6.根据权利要求3至5中任意一项所述的半导体装置，其特征在于，所述杂质扩散层中的掺杂浓度小于形成在所述半导体基板表面一侧且构成所述光电二极管的阳极或阴极的扩散层中的掺杂浓度。
7.根据权利要求1或2所述的半导体装置，其特征在于，所述光电元换元件为光电三极管。
8.根据权利要求7所述的半导体装置，其特征在于，所述杂质扩散层中的掺杂浓度小于形成在所述半导体基板表面一侧且构成所述光电三极管的发射极的扩散层中的掺杂浓度。
9.根据权利要求1至8中任意一项所述的半导体装置，其特征在于，所述沟槽中埋入氧化娃膜。
10.根据权利要求1至8中任意一项所述的半导体装置，其特征在于，所述沟槽中埋入氮化硅膜。
【文档编号】H01L27/146GK104465683SQ201410464691
【公开日】2015年3月25日 申请日期:2014年9月12日 优先权日:2013年9月13日
【发明者】樱野胜之, 渡边博文, 根来宝昭, 爱须克彦, 米田和洋 申请人:株式会社理光