离子注入掺杂扩散的测试结构的制作方法
【专利摘要】本实用新型提出了一种离子注入掺杂扩散的测试结构，由多个测试单元组成，测试单元包括：基底、形成于基底内的浅沟槽隔离结构、形成于基底上的第一离子注入区和第二离子注入区、中心部分形成于第一离子注入区上和边缘部分包围中心部分的第一栅极，且中心部分的线宽大于第一栅极离子注入区的线宽，位于第二离子注入区上的第二栅极，第一栅极的中心部分和边缘部分的掺杂类型不同。对第一栅极的边缘部分和第二栅极两端施加测试电压，从而能够通过监测电流来判断第一栅极的中心部分和边缘部分不同掺杂类型的扩散程度，进而监测器件的性能是否发生漂移。
【专利说明】离子注入掺杂扩散的测试结构
【技术领域】
[0001]本实用新型涉及半导体制造领域，尤其涉及一种离子注入掺杂扩散的测试结构。
【背景技术】
[0002]为了增加半导体器件的集成度，通常会在CMOS晶体管中形成PMOS晶体管和NMOS晶体管，两者采用同一栅极形成工艺，不同的是对PMOS晶体管的栅极进行P型离子注入掺杂，而对NMOS晶体管的栅极进行N型离子注入掺杂。
[0003]具体的，请参考图1，所述CMOS晶体管的形成过程包括:首先，提供一基底，所述基底包括PMOS晶体管区10、NM0S晶体管区11，在PMOS晶体管区10中形成N讲，在NMOS晶体管区11中形成P阱，其中，栅介质层21分别形成于PMOS晶体管区10和NMOS晶体管区11上，所述PMOS晶体管区10和NMOS晶体管区11由浅沟槽隔离结构20隔离开；接着，形成栅极30，并对位于PMOS晶体管区10的浅沟槽隔离结构20和栅介质层21上的栅极30进行P型离子注入的掺杂，对位于NMOS晶体管区11的浅沟槽隔离结构20和栅介质层21上的栅极30进行N型离子注入的掺杂，在掺杂完成后，形成一个PMOS晶体管和NMOS晶体管之间的掺杂界面；接着采用高温退火进行掺杂激活。
[0004]然而，掺杂激活过程会造成掺杂在PMOS晶体管区10和NMOS晶体管区11的离子发生扩散相互渗透，从而导致掺杂界面距离PMOS晶体管区10沟道的距离LI变大或者变小，或者说是掺杂界面距离NMOS晶体管11沟道的距离L2变小或者变大，从而导致形成的器件性能发生漂移。
[0005]可见，监测离子注入在栅极内发生扩散的程度对监测器件的性能十分重要，然而现有技术中并没有用于监测离子注入在栅极内发生扩散的程度的测试结构。因此，本领域技术人急需提出一种测试结构，能够监测离子注入在栅极内发生扩散的程度。
实用新型内容
[0006]本实用新型的目的在于提供一种离子注入掺杂扩散的测试结构，能够监测离子注入掺杂在栅极内扩散的程度，进而监测器件的性能是否发生漂移。
[0007]为了实现上述目的，本实用新型提出了一种离子注入掺杂扩散的测试结构，由多个测试单元组成，所述测试单元包括:基底、浅沟槽隔离结构、第一离子注入区、第二离子注入区、第一栅极和多个第二栅极，其中，所述浅沟槽隔离结构、第一离子注入区和第二离子注入区均形成于所述基底中，所述第一离子注入区和第二离子注入区由所述浅沟槽隔离结构隔离开，所述第一栅极包括中心部分和包围所述中心部分的边缘部分，所述中心部分形成于所述第一离子注入区上，且所述中心部分的线宽大于所述第一栅极离子注入区的线宽，所述边缘部分形成于所述浅沟槽隔离结构上，所述第二栅极位于所述第二离子注入区上，所述第一离子注入区及第一栅极的中心部分的掺杂类型相同，所述第二离子注入区、基底、第二栅极及第一栅极的边缘部分的掺杂类型相同，所述第一栅极的中心部分和边缘部分的掺杂类型不同。
[0008]可选的，所述测试单元还包括多个通孔连线，所述通孔连线分别形成于所述第一栅极的边缘部分及第二栅极的表面。
[0009]可选的，所述测试单元还包括多个自对准硅化物，所述自对准硅化物形成于所述第一栅极的边缘部分及第二栅极的表面，所述通孔连线通过所述自对准硅化物与所述第一栅极的边缘部分及第二栅极相连。
[0010]可选的，所述测试单元的个数范围是50?1000个。
[0011]可选的，所述中心部分的线宽按照预定步长的规律变化。
[0012]可选的，所述基底为N型基底，所述离子注入掺杂扩散的测试结构为PMOS晶体管。
[0013]可选的，所述基底为P型基底，所述离子注入掺杂扩散的测试结构为NMOS晶体管。
[0014]可选的，所述测试单元为方形。
[0015]与现有技术相比，本实用新型的有益效果主要体现在:第一离子注入区上形成有第一栅极，第一栅极的中心部分和边缘部分掺杂相异，第二离子注入区上形成有第二栅极，第二栅极、基底、第二离子注入区和第一栅极的边缘部分掺杂相同，第一栅极的中心部分和第一离子注入区的掺杂相同，对第一栅极的边缘部分和第二栅极两端施加测试电压，从而能够通过监测电流来判断第一栅极的中心部分和边缘部分不同掺杂类型的扩散程度，进而监测器件的性能是否发生漂移。
【专利附图】
【附图说明】
[0016]图1为现有技术中CMOS晶体管器件的剖面示意图；
[0017]图2为本实用新型一实施例中离子注入掺杂扩散的测试结构的剖面示意图；
[0018]图3为本实用新型一实施例中离子注入掺杂扩散的测试结构的俯视图。
【具体实施方式】
[0019]下面将结合示意图对本实用新型的离子注入掺杂扩散的测试结构进行更详细的描述，其中表示了本实用新型的优选实施例，应该理解本领域技术人员可以修改在此描述的本实用新型，而仍然实现本实用新型的有利效果。因此，下列描述应当被理解为对于本领域技术人员的广泛知道，而并不作为对本实用新型的限制。
[0020]为了清楚，不描述实际实施例的全部特征。在下列描述中，不详细描述公知的功能和结构，因为它们会使本实用新型由于不必要的细节而混乱。应当认为在任何实际实施例的开发中，必须做出大量实施细节以实现开发者的特定目标，例如按照有关系统或有关商业的限制，由一个实施例改变为另一个实施例。另外，应当认为这种开发工作可能是复杂和耗费时间的，但是对于本领域技术人员来说仅仅是常规工作。
[0021]在下列段落中参照附图以举例方式更具体地描述本实用新型。根据下面说明和权利要求书，本实用新型的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本实用新型实施例的目的。
[0022]请参考图2和图3，在本实施例中，提出了一种离子注入掺杂扩散的测试结构，由多个方形的测试单元组成，所述测试单元包括:基底100、浅沟槽隔离结构200、第一离子注入区310、第二离子注入区320、第一栅极410和多个第二栅极420，其中，所述浅沟槽隔离结构200、第一离子注入区310和第二离子注入区320形成于所述基底100中，第一离子注入区310和第二离子注入区320由所述浅沟槽隔离结构200隔离开，所述第一栅极410包括中心部分411和边缘部分412,所述边缘部分412包围所述中心部分411 (如图3所不),所述中心部分411形成于所述第一离子注入区310上，且所述中心部分411的线宽大于所述第一栅极离子注入区310的线宽，所述边缘部分412形成于所述浅沟槽隔离结构200上，所述第二栅极420位于所述第二离子注入区320上，所述第一离子注入区310及第一栅极的中心部分411的掺杂类型相同，所述第二离子注入区320、基底100、第二栅极420及第一栅极的边缘部分412的掺杂类型相同，所述第一栅极的中心部分411和边缘部分412的掺杂类型不同。
[0023]在本实施例中，所述测试单元还包括多个通孔连线600和多个自对准硅化物500，所述通孔连线600分别形成于所述第一栅极410的边缘部分412及第二栅极420的表面。所述自对准硅化物500形成于所述第一栅极的边缘部分412及第二栅极420的表面，所述通孔连线600通过所述自对准硅化物500与所述第一栅极的边缘部分412及第二栅极420相连。其中，所述自对准硅化物500能够有效的降低接触电阻，增加测试的敏感性，所述通孔连线600用于后续施加测试电压进行测试。
[0024]具体的，所述自对准硅化物500、第一离子注入区310以及第二离子注入区320的线宽大于或等于设计规则的最小尺寸。为了更好的描述，设定第一离子注入区310的线宽为La，第一栅极的中心部分411 一侧到第一离子注入区的最小距离为Lb，Lb也为掺杂界面至IJ沟道的距离，自对准硅化物500到掺杂界面的最小距离为Lc，自对准硅化物500的线宽为Ld0在对第一栅极的中心部分411和边缘部分412分别进行不同类型的离子注入时，形成的掺杂界面应与沟道保持距离Lb，而进行退火激活工艺之后，离子会发生扩散，导致掺杂界面发生偏移，若离子扩散幅度较大，导致掺杂界面偏移至沟道处，即Lb极小，甚至为O时，则器件性能便会发生相应的偏移。
[0025]为了方便描述，在此设定基底100掺杂类型为N型，那么，第二离子注入区320、第二栅极420以及第一栅极的边缘部分412的掺杂类型均为N型，第一栅极的中心部分411和第一离子注入310的掺杂类型为P型，即离子注入掺杂扩散的测试结构为PMOS晶体管器件。
[0026]在进行测试时，在第一栅极的边缘部分412处通过所述通孔连线600施加一高电压(Vhigh),在第二栅极420出的通孔连线600施加低电压(Vlw)，若第一栅极内的离子扩散程度小于Lb，那么会存在一个反偏结的反偏二极管，导致第一栅极和第二栅极420之间没有漏电流出现，也就是说器件性能并未发生严重的漂移。若第一栅极内的离子扩散程度大于Lb，甚至达到沟道处(即第一离子注入区310)，那么基底100便不存在反偏结，直接导通，第一栅极和第二栅极420之间将出现较大的漏电流。
[0027]第一栅极的边缘部分412包围第一栅极的中心部分411是为了能够更加准确的监测掺杂界面的偏移，不论掺杂界面朝哪个方向偏移，均能够被本实施例提出的测试结构监测到。由于形成自对准硅化物500为了降低接触电阻，提高测试的敏感性，然而自对准硅化物500太靠近沟道处则自对准硅化物500会存在漏电流，成为干扰，不利于分析掺杂界面是否正真发生偏移。因此，为了避免上述情况，则通常确保自对准硅化物的线宽为Ld小于自对准硅化物500的线宽至所述第一离子注入区310的距离，即Ld小于Lb和Lc之和。
[0028]为了增加测试的敏感性，并且监测出工艺窗口，通常会形成多个离子注入掺杂扩散的测试结构，同时进行监测，一个离子注入掺杂扩散的测试结构中的测试单元个数为50?1000个，例如是100个，具体的单元个数可以根据测试机台的灵敏度做调整，此外，为了监测出工艺窗口，通常会改变第一栅极的中心部分411的线宽，使其按照预定步长的规律变化，即改变Lb的大小，使掺杂界面与沟道处的距离按照一定的规律变化，例如正常情况下掺杂界面到沟道的距离Lb为0.5 μ m，为了监测工艺窗口，可以设置多个掺杂界面到沟道的距离，例如可以是0.3 μ m、0.35 μ m、0.4 μ m等等。
[0029]在上文中，为了方面介绍而将基底100设定为N型基底，器件为PMOS晶体管，然而，本实施例提出的离子注入掺杂扩散的测试结构并不限于PMOS晶体管，还可以是NMOS晶体管，即对基底100进行P型掺杂，第二离子注入区320、第二栅极420以及第一栅极的边缘部分412的掺杂类型均为P型，第一栅极的中心部分411和第一离子注入310的掺杂类型为N型即可。需要指出的是，在对P型基底100进行测试时，需要对第一栅极的边缘部分412 (为P型)施加低电压，对第二栅极420施加高电压，从而才能够在基底100内形成有反偏结，有利于进行漏电流的监测。
[0030]综上，在本实用新型实施例提供的离子注入掺杂扩散的测试结构中，第一离子注入区上形成有第一栅极，第一栅极的中心部分和边缘部分掺杂相异，第二离子注入区上形成有第二栅极，第二栅极、基底、第二离子注入区和第一栅极的边缘部分掺杂相同，第一栅极的中心部分和第一离子注入区的掺杂相同，对第一栅极的边缘部分和第二栅极两端施加测试电压，从而能够通过监测电流来判断第一栅极的中心部分和边缘部分不同掺杂类型的扩散程度，进而监测器件的性能是否发生漂移。
[0031]上述仅为本实用新型的优选实施例而已，并不对本实用新型起到任何限制作用。任何所属【技术领域】的技术人员，在不脱离本实用新型的技术方案的范围内，对本实用新型揭露的技术方案和技术内容做任何形式的等同替换或修改等变动，均属未脱离本实用新型的技术方案的内容，仍属于本实用新型的保护范围之内。
【权利要求】
1.一种离子注入掺杂扩散的测试结构，其特征在于，由多个测试单元组成，所述测试单元包括:基底、浅沟槽隔离结构、第一离子注入区、第二离子注入区、第一栅极和多个第二栅极，其中，所述浅沟槽隔离结构、第一离子注入区和第二离子注入区均形成于所述基底中，所述第一离子注入区和第二离子注入区由所述浅沟槽隔离结构隔离开，所述第一栅极包括中心部分和包围所述中心部分的边缘部分，所述中心部分形成于所述第一离子注入区上，且所述中心部分的线宽大于所述第一栅极离子注入区的线宽，所述边缘部分形成于所述浅沟槽隔离结构上，所述第二栅极位于所述第二离子注入区上，所述第一离子注入区及第一栅极的中心部分的掺杂类型相同，所述第二离子注入区、基底、第二栅极及第一栅极的边缘部分的掺杂类型相同，所述第一栅极的中心部分和边缘部分的掺杂类型不同。
2.如权利要求1所述的离子注入掺杂扩散的测试结构，其特征在于，所述测试单元还包括多个通孔连线，所述通孔连线分别形成于所述第一栅极的边缘部分及第二栅极的表面。
3.如权利要求2所述的离子注入掺杂扩散的测试结构，其特征在于，所述测试单元还包括多个自对准硅化物，所述自对准硅化物形成于所述第一栅极的边缘部分及第二栅极的表面，所述通孔连线通过所述自对准硅化物与所述第一栅极的边缘部分及第二栅极相连。
4.如权利要求1所述的离子注入掺杂扩散的测试结构，其特征在于，所述测试单元的个数范围是50?1000个。
5.如权利要求4所述的离子注入掺杂扩散的测试结构，其特征在于，所述中心部分的线宽按照预定步长的规律变化。
6.如权利要求1所述的离子注入掺杂扩散的测试结构，其特征在于，所述基底为N型基底，所述离子注入掺杂扩散的测试结构为PMOS晶体管。
7.如权利要求6所述的离子注入掺杂扩散的测试结构，其特征在于，所述基底为P型基底，所述离子注入掺杂扩散的测试结构为NMOS晶体管。
8.如权利要求1所述的离子注入掺杂扩散的测试结构，其特征在于，所述测试单元为方形。
【文档编号】H01L23/544GK204155927SQ201420611124
【公开日】2015年2月11日 申请日期:2014年10月21日 优先权日:2014年10月21日
【发明者】余达强 申请人:中芯国际集成电路制造(北京)有限公司