防止子沟道漏电流的制作方法

本发明的实施例是在半导体器件领域，以及更具体地，是非平面晶体管。

背景技术：

finfet是围绕半导体材料的薄带(被称为“鳍状物”)构造的晶体管。晶体管包括标准场效应晶体管(fet)节点/部件：栅极、栅极电介质、源极区域、以及漏极区域。该器件的导电沟道驻留在栅极电介质下方、鳍状物的外侧。具体地，电流沿鳍状物的“两个侧壁”以及沿鳍状物的顶侧而流动。因为导电沟道基本上沿鳍状物的三个不同的外部、平面区域驻留，所以这种finfet典型地被称为“三栅极”finfet。存在其它类型的finfet(例如，“双栅极”finfet，其中导电沟道主要仅沿鳍状物的两个侧壁驻留而不沿鳍状物的顶侧驻留)。

附图说明

根据所附权利要求、一个或多个示例实施例的以下详细描述、以及对应的附图，本发明的实施例的特征和优点将变得显而易见。在认为适当的情况下，附图标记在附图中重复以指示对应的或相似的元素。

图1-2描绘了在各种处理阶段本发明的各种实施例的前横截面图。

图3a和4a描绘了在不同处理阶段本发明的实施例中的均匀掺杂的鳍状物结构的前横截面图。

图3b和4b描绘了在不同处理阶段本发明的实施例中的均匀掺杂的鳍状物结构的前横截面图。

图4c描绘了图4b的实施例的侧横截面图。

具体实施方式

现在将参考附图，其中相同的结构可以设置有相同的后缀附图标记。为了更清楚地示出各种实施例的结构，本文所包括的附图是半导体/电路结构的图解表示。因此，所制造的集成电路结构的实际外观(例如，在显微照片中)可以表现为不同的，而仍然包含示出的实施例的所要求保护的结构。此外，附图可以仅示出用于理解示出的实施例的结构。本领域已知的附加结构可能未被包括以保持附图清晰。例如，并非必须示出半导体器件的每个层。“实施例”、“各种实施例”等指示如此描述的(多个)实施例可以包括特定特征、结构或特性，但是并不是每个实施例都必须包括特定特征、结构或特性。一些实施例可以具有针对其它实施例描述的特征中的一些特征、全部特征、或者没有这样的特征。“第一”、“第二”、“第三”等描述共同的对象，并指示相同对象的不同实例正在被引用。这样的形容词并非暗示如此描述的对象必须按给定的顺序，或者时间地、空间地、以排序的方式，或者以任何其它方式。“连接”可以指示元件彼此直接物理或电接触，并且“耦合”可以指示元件彼此协作或交互，但是元件可以直接物理或电接触，或者可以不直接物理或电接触。

功耗是电路开发中的主要考虑因素。当晶体管处于其截止状态时，应当优选地使通过晶体管的无意泄漏路径的电流消耗最小化。平面型和finfet晶体管中的主要泄漏路径在子沟道区域(有时被称为finfets中的“子鳍状物”区域，或者一般而言称为“子结构”)中。为了限制该路径，常规晶体管的设计人员试图在源极与沟道/子沟道区域之间以及漏极与沟道/子沟道区域之间采用尖锐的正/负(p/n)结。在常规的平面晶体管设计中，这种尖锐的p/n结通常通过使用子沟道或子结构区域的恰当的阱相反掺杂来实现。例如，对于pmos器件而言，沟道下方的阱是负(n)掺杂的，而对于n-mos器件而言，沟道下方的阱是p掺杂的。

然而，申请人已经认识到这种技术在窄平面晶体管(例如，具有<30nm的阱扩散宽度的晶体管)和finfet两者中都是有问题的。具体地，问题在于后段制程(beol)处理(在第一次金属化后的器件制造过程中在半导体晶片上执行的操作)之后最大可实现的掺杂剂浓度(使用注入技术来执行掺杂所实现的)不足以阻止这种泄漏(例如，在iv族晶体管中为1e17cm^-3，而iii-v晶体管中为1e16cm^-3)。

实施例通过在子沟道区域中任意地实现高掺杂浓度来解决这个问题。具体地，实施例通过去除鳍状物(例如，硅(si)鳍状物)或窄扩散沟道元件并使用凹槽(例如，沟槽)中的外延(epi)生长替换它们来实现阱掺杂。在沟槽中形成的外延材料是任意掺杂的，以使得即使在随后的热步骤和蒸发(即，beol处理)期间在由于与界面分离而发生掺杂剂损失之后，子沟道区域也保持高掺杂剂浓度。一般地，掺杂需求在子沟道区域中比在沟道区域中要高，并且外延处理与上面紧接描述的任意掺杂剂轮廓相兼容。此外，使用这种基于沟槽的概念的实施例可以包括应变、松弛、或应变中性的沟道区域和/或子沟道区域。

因此，利用常规技术，最终可实现的末端制程eol子沟道掺杂浓度限制在低于预期水平。然而，使用具有epi替换子沟道和沟道区域的实施例实现沟道和/或子沟道区域中的足够高的掺杂水平。

在图1中，在实施例中，使用常规finfet技术将鳍状物103图案化在衬底101上。衬底101可以包括例如si、si1-xgex、ge、绝缘体上si(soi)、绝缘体上sige、空中si(si-on-nothing，son)(由此使用具有较低介电常数的绝缘体来替换来自soi的掩埋氧化物，以使得在硅层下存在气隙)、以及使用标准光刻技术随后进行湿/干蚀刻的空中sige(sige-on-nothing)。然后使用包含例如硅氧化物或硅氮化物的一层绝缘材料102对整个结构进行覆盖(即，使用浅沟槽隔离(sti))，以使得鳍状物完全浸没在sti102中。然后sti102的顶表面被向下抛光到鳍状物103的顶部以形成平行于衬底101的光滑表面，如图1所示。

在图2中，使用湿/干蚀刻技术来去除/蚀刻鳍状物103，以在sti102中形成沟槽104，而衬底101在沟槽104的底部。在其它实施例中，可以部分地蚀刻掉(参见线119与沟槽104的顶部之间的距离)鳍状物103以形成沟槽104而高度118小于sti102厚度117。

在图3a-b中，沟槽104填充有“填充材料”105，例如，sixge1-x(0<x<1)、gexsn1-x(0<x<1)、inxge1-xas(0<x<1)、或经由化学气相沉积(cvd)或分子束外延(mbe)选择性地生长的其它iii-v材料，以使得沟槽104被填充材料105完全填充。在沟槽中生长的材料105可以与例如p、as、sb、b、al、ga、c、si、ge、sn、zn、te、mg正掺杂或负掺杂，以使得掺杂与晶体管多数载流子类型(例如，其中在n型半导体中电子为多数载流子而在p型半导体中空穴是多数载流子)相反。沟槽104内的填充材料105的掺杂剂浓度可以是均匀的(图3a)，或者以在沟槽底部的浓度高于在沟槽顶部的浓度方式分级的(图3b)。

关于图3a，特别地，遍及填充材料105的均匀掺杂可以经由原位掺杂发生。

关于图3b，特别地，实施例包括三个掺杂浓度的不同区域，其中区域106比区域107更重掺杂，区域107比区域108更重掺杂，而区域108比区域109更重掺杂。在实施例中，填充材料105分阶段地形成。例如，形成区域106，然后发生离子注入。这可以创建子区域106'，其比子区域106”更重掺杂。然后形成区域107，而后续的离子注入水平低于区域106'和/或区域106”的离子注入水平。然后，形成区域108，而后续的离子注入水平低于区域107'和/或区域107”的离子注入水平。然后形成区域109，而后续的离子注入水平低于区域108'和/或区域108”的离子注入水平。

如上面所提及的，原位和注入掺杂两者都用于不同的实施例中。原位掺杂可以导致在隔离材料102中相对缺乏的掺杂剂原子，并且同时在填充材料105中存在掺杂剂沟道。注入掺杂可以导致在隔离材料102和填充材料中存在掺杂剂原子。在这种情况下，掺杂可以是在区域102'中最强，而在区域102”中最弱。因此，尽管区域106'、106”中的至少一个区域比区域109更强掺杂，但是对于sti102相反的情况是正确的，因为上部区域102'(其邻近区域109)比下部区域102”(其邻近区域106)更重掺杂。

之后，然后对沟槽104内的材料105进行抛光以获得平行于下面的衬底的光滑表面。在图4a-b中，然后使用湿/干蚀刻来使sti102形成凹槽，以形成沟道材料105的鳍状物。然而，当使用注入掺杂技术(与原位掺杂相反)时，抛光和注入的顺序被反转(即，当经由注入进行掺杂时，可以在图3a-b的注入步骤之前执行图4a-b的抛光)。

图4c示出了图4b的实施例的侧视图，但是还包括栅极电极120、源极电极121、以及漏极电极122。此外，区域110与区域106、107和/或108相反地掺杂(即，如果区域106是负掺杂的，则区域110是正掺杂的，并且反之亦然)。在掩模在诸如区域109的区域之上的同时可以执行区域110的掺杂。换言之，在对子鳍状物体积(例如，沟道下方的区域106)进行掺杂期间和在对用于pmos(nmos)位置的源极/漏极区域110进行沉积期间，nmos(pmos)位置被掩蔽层覆盖。

当然，随着处理，变化存在于不同的实施例中。根据源极/漏极区域110的掺杂发生在沟道下方的掺杂发生之前或之后，工艺流程可以是“栅极最先”或“栅极最后”。在实施例中，在制造用于pmos(nmos)器件的阱掺杂的子鳍状物层期间，用于pmos(nmos)的整个沟槽填充材料暴露于掺杂，包括源极、漏极、以及栅极下面的区域(对区域110进行掩蔽和相反掺杂将随后发生)。在实施例中，源极121和漏极122或者可以环绕鳍状物105，或者可以在源极/漏极位置处沉积在部分地/完全地蚀刻出的鳍状物上(即，部分地或完全凹陷并再生长的源极/漏极或凸起的源极漏极)。

各种实施例包括半导体衬底。这样的衬底可以是作为晶片的一部分的大块半导体材料。在实施例中，半导体衬底是作为已经与晶片分隔的芯片的一部分的大块半导体材料。

以下示例涉及另外的实施例。

示例1包括一种装置，该装置包括：在衬底上的鳍状物结构，鳍状物结构包括鳍状物顶部部分、鳍状物底部部分、包括多数载流子的沟道、以及外延(epi)层；以及绝缘层，其包括邻近鳍状物顶部部分的绝缘层顶部部分和邻近鳍状物底部部分的绝缘层底部部分；其中(a)epi层包括iv族材料和iii-v族材料中的至少一种，(b)鳍状物底部部分包括掺杂剂的鳍状物底部部分浓度，掺杂剂与多数载流子极性相反，(c)鳍状物顶部部分包括掺杂剂的鳍状物顶部部分浓度，其小于鳍状物底部部分浓度，(d)绝缘层底部部分包括掺杂剂的绝缘层底部部分浓度，以及(e)绝缘层顶部部分包括绝缘顶层部分浓度，其大于绝缘底部部分浓度。

多数载流子可以是用于创建nmos或pmos或cmos开关器件的电子或空穴。绝缘层可以包括sti。

在示例2中，示例1的主题可以可选地包括在鳍状物底部部分内的阱。

在示例3中，示例1-2的主题可以可选地包括，其中，epi层包括iii-vi族材料。

在示例4中，示例1-3的主题可以可选地包括，其中，epi层被包括在沟道中并耦合到晶体管的源极和漏极。

在示例5中，示例1-4的主题可以可选地包括衬底，衬底包括硅。

在示例6中，示例1-5的主题可以可选地包括，其中鳍状物结构不与衬底单片集成。

例如，在图4b中，鳍状物部分106不与衬底101单片集成。然而，如上面在一些实施例(例如，图2)中所描述的，线119上方的鳍状物部分可以与从衬底101朝向线119上延的鳍状物部分共存。在这种情况下，鳍状物部分115将不与鳍状物部分115单片集成，其中已经蚀刻掉仅在沟槽104内的部分115以待后续再次填充。

在示例7中，示例1-6的主题可以可选地包括，其中，沟道是应变的。

在示例8中，示例1-7的主题可以可选地包括，其中，绝缘层在鳍状物结构的最底部边缘的下方延伸。例如，在图2中，sti102在线119下方并且因此在鳍状物部分115下方延伸。

在示例9中，示例1-8的主题可以可选地包括，其中，鳍状物结构在绝缘层的最顶部边缘的上方延伸。

例如，在图4a中，鳍状物105在sti102上方延伸距离114。

在示例10中，示例1-9的主题可以可选地包括，其中，鳍状物结构包括在鳍状物顶部部分与鳍状物底部部分之间的鳍状物中间部分，鳍状物中间部分包括掺杂剂的鳍状物中间部分浓度，其小于鳍状物底部部分浓度并且大于鳍状物顶部部分浓度。

例如，在图4b中，部分107比部分106更轻掺杂，但比部分108更重掺杂。

在示例11中，示例1-10的主题可以可选地包括，其中：鳍状物底部部分包括第一子部分和在第一子部分下方的第二子部分；第一子部分包括掺杂剂的第一子部分浓度；并且第二子部分包括掺杂剂的第二子部分浓度，其小于第一子部分浓度。

例如，在图3b中，子部分106'比部分106”更重掺杂。

在示例12中，示例1-11的主题可以可选地包括，其中：epi层被包括在鳍状物顶部部分和鳍状物底部部分两者中；包括在鳍状物顶部部分中的epi层具有比包括在底部鳍状物部分中的epi层少的位错；并且鳍状物结构被包括在沟槽中，沟槽具有至少2:1的纵横比(高度：宽度)。

例如，在图3a中，沟槽104的纵横比可以是至少2:1，因为距离131比距离132大两倍。由于art，这可以将epi材料105中的位错的全部或大多数保持在沟槽104的下半部133内而不是沟槽104的上半部134内。

在示例13中，示例1-12的主题可以可选地包括，其中，鳍状物底部部分包括具有第一能量带隙的第一材料，并且鳍状物顶部部分包括具有第二能量带隙的第二材料，第二能量带隙低于第一能量带隙。

例如，在图3b中，部分106可以具有其带隙比用于部分107和/或部分108的材料的带隙高的材料。在实施例中，代替改变沟槽104的两个层(例如，层106、107)之间的掺杂剂浓度，代替地，材料可以具有相同或类似的掺杂剂浓度，但是具有在较低带隙材料下方的较高带隙材料。在一些实施例中，较低层(例如，层106)可以具有比上部部分或层(例如，层107)更多的掺杂和更高的带隙二者。

在示例14中，示例1-13的主题可以可选地包括，在衬底上的附加鳍状物结构，附加鳍状物结构包括附加鳍状物顶部部分、附加鳍状物底部部分、包括与多数载流子相反的附加多数载流子的附加沟道、以及附加epi层；以及附加绝缘层，其包括邻近附加鳍状物顶部部分的附加绝缘层顶部部分和邻近附加鳍状物底部部分的附加绝缘层底部部分；其中(a)附加epi层包括iv族材料和iii-v族材料中的至少一种，(b)附加鳍状物底部部分包括附加掺杂剂的附加鳍状物底部部分浓度，附加掺杂剂与附加多数载流子极性相反，(c)附加鳍状物顶部部分包括附加掺杂剂的附加鳍状物顶部部分浓度，其小于附加鳍状物底部部分浓度，(d)附加绝缘层底部部分包括附加掺杂剂的附加绝缘层底部部分浓度，以及(e)附加绝缘层顶部分包括附加绝缘顶层部分浓度，其大于附加绝缘底部部分浓度。

例如，在实施例中，两个鳍状物(例如，图1的鳍状物103)可以彼此邻近。然而，鳍状物可以在不同时间分开地处理。例如，可以如图2所示去除(全部地或部分地)鳍状物中的一个，并且然后进行构建以创建nmos器件(同时在用于创建nmos器件的工艺的一些工艺或全部工艺期间对另一个鳍状物进行掩蔽)。然后可以处理另一个鳍状物以创建pmos器件，同时在pmos器件的处理的一些处理或全部处理期间制成nmos器件。这样做可以产生cmos系统。

在示例15中，示例1-14的主题可以可选地包括，其中，鳍状物顶部部分包括在鳍状物结构的上半部中，鳍状物底部部分包括在鳍状物结构的下半部中，绝缘层顶部部分包括在绝缘层的顶半部中，并且绝缘底部部分包括在绝缘层的底半部中。

例如，sti102和沟槽104的顶半部和底半部可以由图3a的线135限定。

示例16包括一种装置，该装置包括：在衬底上的鳍状物结构，鳍状物结构包括鳍状物顶部部分、鳍状物底部部分、包括多数载流子的沟道、以及外延(epi)层；以及绝缘层，其包括邻近并直接接触鳍状物顶部部分的绝缘层顶部部分以及邻近并直接接触鳍状物底部部分的绝缘层底部部分；其中(a)epi层包括iv族材料和iii-v族材料中的至少一种，(b)鳍状物底部部分包括掺杂剂的鳍状物底部部分浓度，掺杂剂与多数载流子极性相反，(c)鳍状物顶部部分包括掺杂剂的鳍状物顶部部分浓度，其小于鳍状物底部部分浓度，以及(d)绝缘层顶部部分和绝缘层底部部分每个均包括一般小于1e17/cm^3的掺杂剂。

例如，实施例可以涉及鳍状物105的原位掺杂，其中在鳍状物105中有很少的掺杂梯度，并且在周围的sti102中有很少的掺杂。图3a描绘了具有这种掺杂布置的结构。

在示例17中，示例16的主题可以可选地包括在鳍状物底部部分内的阱，并且其中，绝缘层顶部部分和绝缘层底部部分每个均在鳍状物结构的20nm内。

因此，绝缘层顶部部分和绝缘层底部部分每个均可以包括一般小于1e17/cm^3的掺杂剂，并且那些部分在芯片上不在除了相对靠近沟槽104的任何地方。这些部分可以包括在源极121与栅极120之间的区域中，例如，区域140。这些部分可以包括在漏极122与栅极120之间的区域中，例如，区域141。

在示例18中，示例16-17的主题可以可选地包括，其中鳍状物结构在绝缘层的最顶部边缘的上方延伸。

示例19包括一种装置，该装置包括：在衬底上的鳍状物结构，鳍状物结构包括鳍状物顶部部分、鳍状物底部部分、包括多数载流子的沟道、以及外延(epi)层；以及绝缘层，其包括邻近鳍状物顶部部分的绝缘层顶部部分和邻近鳍状物底部部分的绝缘层底部部分；其中(a)epi层包括iv族材料和iii-v族材料中的至少一种，(b)鳍状物底部部分包括掺杂剂的鳍状物底部部分浓度，掺杂剂与多数载流子极性相反，(c)鳍状物顶部部分包括掺杂剂的鳍状物顶部部分浓度，其一般等于鳍状物底部部分浓度，以及(d)绝缘层顶部部分和绝缘层底部部分每个均包括一般小于1e17/cm^3的掺杂剂。

在示例20中，示例19的主题可以可选地包括在鳍状物底部部分内的阱。

在示例21中，示例19-20的主题可以可选地包括，其中，鳍状物结构在绝缘层的最顶部边缘的上方延伸。

实施例包括一种方法，包括：(a)在衬底上形成鳍状物结构；(b)围绕鳍状物形成绝缘层，(c)去除鳍状物的部分或全部以在绝缘层内形成沟槽，(d)使用一个或多个epi层填充沟槽的部分或全部，以及(e)去除sti的一部分以暴露epi层的上部部分。实施例可以在鳍状物上形成源极、漏极、以及栅极接触部。实施例可以使用注入和/或原位掺杂以分等级的方式和/或相等的方式对子沟道/子鳍状物区域进行掺杂。

实施例包括一种方法，包括：(a)在衬底上形成鳍状物结构；(b)围绕鳍状物形成绝缘层，(c)去除鳍状物的部分或全部以在绝缘层内形成沟槽，(d)使用第一epi层填充沟槽中的一些，(e)掺杂第一epi层，(f)使用第二epi层填充沟槽中的更多的一些，(g)以与鳍状物的多数载流子相反的方式比第一epi层更轻地掺杂第二epi层，以及(h)比绝缘层的下面的部分更重地掺杂绝缘层的上面的部分。实施例可以在鳍状物上形成源极、漏极、以及栅极接触区。实施例可以使用注入和/或原位掺杂以分等级方式和/或相等的方式对子沟道/子鳍状物区域进行掺杂。

已经出于说明和描述的目的呈现了本发明的实施例的前述描述。这并非旨在穷尽性的，或者将本发明限于所公开的精确形式。本描述和所附权利要求包括术语(例如，左、右、顶部、底部、上方、下方、上部、下部、第一、第二等)，术语仅用于描述性目的，并且不应被解释为限制性的。例如，指定相对垂直位置的术语是指衬底或集成电路的器件侧(或有源表面)是该衬底的“顶部”表面的情况；衬底实际上可以以任何方向，以使得衬底的“顶部”侧可以低于标准的地面参考系中的“底部”侧，而仍然落在术语“顶部”的含义内。本文中(包括在权利要求中)所使用的术语“在…上”不指示在第二层“上”的第一层直接在第二层上并与第二层直接接触，除非这是具体说明的；在第一层和第一层上的第二层之间可以存在第三层或其它结构。本文所描述的器件或制品的实施例可以以多个位置和方向制造、使用、或推出。相关领域技术人员可以认识到，鉴于上述教导，许多修改和变化是可能的。本领域技术人员将理解对于附图中所示的各种组件的各种等同组合和替代。因此，意图在于本发明的范围不受该具体实施方式的限制，而是由所附的权利要求进行限制。