掩膜式只读存储阵列、其制作方法以及存储器的制作方法与流程

本发明涉及半导体技术领域，尤其涉及一种掩膜式只读存储阵列、其制作方法以及掩膜式只读存储器的制作方法。

背景技术：

众所周知，非易失性存储器在断电之后仍可以保存其数据。近年来，行业内出现了一种名为掩膜式只读存储器(Mask ROM)的非易失性存储器。当掩膜式只读存储器出厂后，所有存储数据都已记录在其中，使用者只能读取掩膜式只读存储器的存储数据，而无法编程数据，因而，掩膜式只读存储器的可信赖度高。此外，上述掩膜式只读存储器借助掩膜制程制作，因而制程简单、成本低。基于上述多种优点，因而，掩膜式只读存储器广泛用于多种电子产品中。

现有技术中，一种掩膜式只读存储器采用MOS晶体管作为存储单元，即对沟道区进行离子注入或不进行离子注入，以实现MOS晶体管的不同导通电压，并以此作为“0”或“1”的存入。然而，上述MOS晶体管的面积较大，造成掩膜式只读存储器中存储单元密度较小，随着MOS晶体管关键尺寸减小，上述MOS晶体管又会出现短沟道效应、热载流子效应、沟道区易于击穿(punch through)等问题。

为了克服上述MOS晶体管的缺陷，行业内出现了采用二极管替换MOS晶体管作为存储单元的掩膜式只读存储器。二极管，即PN结，虽然所占面积小，然而导通电压较大，一般为0.7V～1.V，因而读取过程能耗较大。另一方面，PN结是依靠少数载流子实现导通过程，因而上述以二极管作为存储单元的掩膜式只读存储器读取过程运行速度较慢。

有鉴于此，本发明提供一种读取过程能耗低、运行速度快的掩膜式只读存储阵列。基于上述存储阵列，本发明还提供了其制作方法以及存储器的制作方法。

技术实现要素：

本发明解决的问题是掩膜式只读存储阵列读取过程能耗高、运行速度慢。

为解决上述问题，本发明的一方面提供一种掩膜式只读存储阵列，该存储阵列包括：

半导体衬底、位于所述半导体衬底上的反型重掺杂层以及位于所述反型重掺杂层上的反型轻掺杂层，所述反型重掺杂层以及反型轻掺杂层的导电类型与所述半导体衬底的导电类型不同；

沿行方向排列的若干深沟槽，所述深沟槽形成于所述反型重掺杂层以及反型轻掺杂层内并伸入所述半导体衬底，由深沟槽隔绝的反型重掺杂层以及反型轻掺杂层电绝缘；

沿列方向排列的若干浅沟槽，所述浅沟槽至少形成于所述反型轻掺杂层内，所述浅沟槽与深沟槽垂直相交，所述深沟槽与浅沟槽内填充有绝缘材质；相邻深沟槽与相邻浅沟槽之间限定一反型轻掺杂层分立区域，所述反型轻掺杂层分立区域上具有金属硅化物，所述反型轻掺杂层分立区域及其上的金属硅化物形成一肖特基二极管存储单元；

若干个肖特基二极管存储单元中，部分个上连接有导电插塞，部分个上不连接有导电插塞；存储单元选中时，选中列电压通过所述存储单元上的导电插塞施加；

由深沟槽隔绝的各行反型轻掺杂层内具有电极区，所述电极区通过对应行的反型重掺杂层对该行的反型轻掺杂层施加选中行电压。

可选地，所述浅沟槽的底部位于所述反型重掺杂层以及反型轻掺杂层的交界面。

可选地，至少位于反型轻掺杂层内的深沟槽自侧壁向反型轻掺杂层内延伸有一重掺杂区，浅沟槽自侧壁向反型轻掺杂层内、底壁向反型重掺杂层内延伸有一重掺杂区，所述重掺杂区的掺杂离子导电类型与所述反型轻掺杂层的掺杂离子导电类型不同。

可选地，位于反型轻掺杂层内的深沟槽自侧壁向反型轻掺杂层内、位于 反型重掺杂层内的深沟槽自侧壁向反型重掺杂层内、位于半导体衬底内的深沟槽分别自侧壁、底壁向半导体衬底内延伸有一重掺杂区，所述重掺杂区的掺杂离子导电类型与所述反型轻掺杂层的掺杂离子导电类型不同。

可选地，所述深沟槽内的绝缘材质包括位于下部的第一部分与位于上部的第二部分，所述第一部分材质为未掺杂多晶硅，所述第二部分材质为二氧化硅。

可选地，所述反型轻掺杂层为N型，所述金属硅化物为硅化镍、硅化钴、硅化铂或硅化钛，所述导电插塞的材质为钨、钛或钽。

可选地，所述半导体衬底为P型，所述反型轻掺杂层为N型。

可选地，所述半导体衬底为P型，所述反型轻掺杂层为N型，所述重掺杂区为P型。

本发明的另一方面还提供了上述掩膜式只读存储阵列的制作方法，该制作方法包括：

提供半导体衬底，在所述半导体衬底自下而上依次形成反型重掺杂层以及外延层；

对所述外延层以及反型重掺杂层进行干法刻蚀，形成若干沿行方向排布的深沟槽，所述深沟槽伸入半导体衬底，使得位于深沟槽两侧的外延层以及反型重掺杂层电绝缘；沉积第一绝缘材质并平坦化去除深沟槽外的所述第一绝缘材质；

至少对所述外延层进行干法刻蚀，形成若干沿列方向排布的浅沟槽，所述浅沟槽与深沟槽垂直相交，相邻深沟槽与相邻浅沟槽之间限定一外延层分立区域；沉积第二绝缘材质并平坦化去除浅沟槽外的所述第二绝缘材质；

对所述外延层进行处理使其成为反型轻掺杂层，所述外延层分立区域成为反型轻掺杂层分立区域，所述反型轻掺杂层与所述反型重掺杂层的导电类型相同；

在由深沟槽隔绝的各行反型轻掺杂层内形成电极区，所述电极区用于通过对应行的反型重掺杂层对该行的反型轻掺杂层施加选中行电压；

在所述反型轻掺杂层以及电极区上沉积金属并进行硅化以形成金属硅化物，所述反型轻掺杂层分立区域及其上的金属硅化物形成一肖特基二极管存储单元；

在所述金属硅化物上沉积介电层，干法刻蚀，在若干个肖特基二极管存储单元中的部分个上形成通孔，在所述通孔内填充金属以形成导电插塞；存储单元选中时，选中列电压通过所述存储单元上的导电插塞施加。

可选地，在所述半导体衬底上形成反型重掺杂层是通过对所述半导体衬底靠近表面的部分厚度进行反型离子注入形成的。

可选地，所述反型重掺杂层为N型，掺杂离子为As，离子注入剂量为1.0e15cm^-2～8.0e15cm^-2，注入能量为30KeV～80KeV。

可选地，所述外延层的生长工艺为化学气相沉积法，气体源为SiH₂Cl₂，沉积温度为950℃～1100℃，厚度范围为或气体源为SiH₄，沉积温度为500℃～900℃，厚度范围为

可选地，对所述外延层进行处理使其成为反型轻掺杂层是通过反型重掺杂层中的掺杂离子扩散入外延层中形成的。

可选地，在沉积第一绝缘材质填充深沟槽前，还在所述深沟槽内表面形成衬垫氧化层，并对所述深沟槽进行垂直方向与倾斜方向的离子注入以形成重掺杂区，所述重掺杂区的掺杂离子导电类型与所述反型重掺杂层的掺杂离子导电类型不同。

可选地，所述重掺杂区为P型，所述注入的离子为B，注入剂量为1.0e13cm^-2～8.0e14cm^-2，注入能量为5KeV～15KeV，倾斜方向注入的角度为0度～45度；或所述注入的离子为BF₂，注入剂量为1.0e12cm^-2～5.0e14cm^-2，注入能量为5KeV～30KeV，倾斜方向注入的角度为0度～45度。

可选地，在沉积第二绝缘材质填充浅沟槽前，还在所述浅沟槽内表面形成衬垫氧化层，并对所述浅沟槽进行垂直方向与倾斜方向的离子注入以形成重掺杂区，所述重掺杂区的掺杂离子导电类型与所述反型重掺杂层的掺杂离子导电类型不同。

可选地，所述浅沟槽的侧壁倾斜角度为75度～88度，所述重掺杂区为P型，所述注入的离子为B，注入剂量为1.0e13cm^-2～8.0e14cm^-2，注入能量为5KeV～15KeV，倾斜方向注入的角度为7度～45度；或所述注入的离子为BF₂，注入剂量为1.0e12cm^-2～5.0e14cm^-2，注入能量为5KeV～30KeV，倾斜方向注入的角度为7度～45度。

可选地，所述深沟槽内沉积的第一绝缘材质为未掺杂多晶硅，干法刻蚀，形成若干沿列方向排布的浅沟槽同时，还对所述深沟槽内靠上区域的未掺杂多晶硅进行了刻蚀去除；在所述浅沟槽内沉积第二绝缘材质同时，还在所述深沟槽内靠上区域沉积第二绝缘材质，所述第二绝缘材质为二氧化硅。

基于上述掩膜式只读存储阵列，本发明的再一方面提供了一种掩膜式只读存储器的制作方法，该制作方法包括：

提供半导体衬底，所述半导体衬底具有核心单元区与外围电路区，对所述核心单元区的半导体衬底靠近表面的部分厚度进行处理形成反型重掺杂层，在所述核心单元区的反型重掺杂层以及外围电路区的半导体衬底上表面形成外延层；

遮盖外围电路区的外延层，干法刻蚀，在位于所述核心单元区的外延层以及反型重掺杂层内形成沿行方向排布的若干深沟槽，所述深沟槽伸入半导体衬底，使得深沟槽两侧的反型重掺杂层以及外延层电绝缘；沉积第一绝缘材质并平坦化去除深沟槽外的所述第一绝缘材质；

干法刻蚀，在所述核心单元区以及外围电路区的外延层内形成若干浅沟槽，其中位于所述核心单元区的浅沟槽沿列方向排布且与深沟槽垂直相交，所述核心单元区的相邻深沟槽与相邻浅沟槽之间限定一外延层分立区域；沉积第二绝缘材质并平坦化去除浅沟槽外的所述第二绝缘材质；

对所述核心单元区的外延层进行处理，使其成为反型轻掺杂层，所述反型轻掺杂层与所述反型重掺杂层的导电类型相同，所述核心单元区的外延层分立区域成为反型轻掺杂层分立区域；对所述外围电路区的外延层进行离子注入形成若干由浅沟槽隔离的阱区；

所述外围电路区中，在所述阱区上表面形成栅极结构并在栅极结构两侧 形成源漏区；

所述核心单元区中，在由深沟槽隔绝的各行反型轻掺杂层内形成电极区，所述电极区用于通过对应行的反型重掺杂层对该行的反型轻掺杂层施加选中行电压；

在所述核心单元区的反型轻掺杂层以及电极区、外围电路区的栅极结构以及源漏区上沉积金属并进行硅化以形成金属硅化物，所述反型轻掺杂层分立区域及其上的金属硅化物形成一肖特基二极管存储单元；

沉积覆盖所述核心单元区以及外围电路区的介电层，干法刻蚀，对于核心单元区，在若干个肖特基二极管存储单元中的部分个上形成通孔以及在电极区上形成通孔，对于外围电路区，在栅极结构以及源漏区上形成通孔，在所述通孔内填充金属以形成导电插塞；存储单元选中时，选中列电压通过所述存储单元上的导电插塞施加。

可选地，形成导电插塞后，还在所述导电插塞上形成上层金属互连结构以将所述电极区连接至字线、所述肖特基二极管存储单元上的导电插塞连接至位线，所述上层金属互连结构为一层或多层。

与现有技术相比，本发明的技术方案具有以下优点：1)对于存储阵列，采用肖特基二极管作为存储单元，若干存储单元中，部分个上连接有导电插塞，部分个上不连接有导电插塞。上述存储阵列的读取原理为：对于连接有导电插塞的肖特基二极管存储单元，可以通过该导电插塞对该肖特基二极管施加正向偏压，形成回路，使其导通；对于不连接有导电插塞的肖特基二极管，无法实现对该存储单元施压，无法形成回路，因而也无法实现导通。综上，从结构上实现了“0”与“1”两写入状态的区分。上述肖特基二极管的导通电压较小，比MOS晶体管大约小0.24V左右，因而读取过程能耗较小，此外，肖特基二极管的导通依靠多数载流子，因而读取过程运行速度较快。

2)可选方案中，形成肖特基二极管存储单元的N型(或P型)轻掺杂层分立区域采用相邻深沟槽与相邻浅沟槽之间限定，在位于N型(或P型)轻掺杂层的深沟槽的侧壁以及浅沟槽的侧壁半导体内均形成一相应P型(或N型)离子重掺杂区，N型(或P型)轻掺杂层分立区域与P型(或N型)离 子重掺杂区两者交界面上能形成一耗尽层，从而能降低N型(或P型)轻掺杂层分立区域形成的肖特基二极管存储单元的反向漏电流。

3)可选方案中，深沟槽贯穿N型(或P型)轻掺杂层、N型(或P型)重掺杂层直至半导体衬底，深沟槽的所有侧壁以及底壁均向半导体内延伸一厚度形成一相应P型(或N型)离子重掺杂区，P型(或N型)离子重掺杂区能与N型(或P型)轻掺杂层、N型(或P型)重掺杂层分别形成一耗尽层，从而提高深沟槽的绝缘性能。

4)对于包含存储阵列的存储器的制作方法，该存储阵列中的存储单元为肖特基二极管，肖特基二极管的N型(或P型)轻掺杂层分立区域由相邻深沟槽与相邻浅沟槽之间限定，该浅沟槽可以与外围电路区的有源区在同一步骤中形成，充当肖特基二极管阳极的金属硅化物可以与外围电路区的MOS晶体管的栅极、源漏区的金属硅化物在同一步骤中形成，因而存储阵列的制作与外围电路区的MOS晶体管的制作工艺兼容。

附图说明

图1是本发明一实施例中的掩膜式只读存储阵列的电路图；

图2是图1中的掩膜式只读存储阵列的俯视图；

图3是沿图2中的A-A直线的剖视图；

图4是沿图2中的B-B直线的剖视图；

图5是图3所示存储阵列的改进结构示意图；

图6是图4所示存储阵列的改进结构示意图；

图7至图14是本发明一实施例中的掩膜式只读存储阵列在各制作阶段的结构示意图；

图15至图18是本发明一实施例中的掩膜式只读存储器在各制作阶段的结构示意图。

具体实施方式

如背景技术中所述，现有的掩膜式只读存储阵列读取过程能耗高、运行 速度慢。针对上述问题，本发明采用肖特基二极管作为存储单元，若干存储单元中，部分个上连接有导电插塞，部分个上不连接有导电插塞；上述存储阵列的读取原理为：对于连接有导电插塞的肖特基二极管存储单元，可以通过该导电插塞对该肖特基二极管施加正向偏压，形成回路，使其导通；对于不连接有导电插塞的肖特基二极管，无法实现对该存储单元施加电压，无法形成回路，因而也无法实现导通；综上，从结构上实现了两写入状态的区分。上述肖特基二极管的导通电压较小，比MOS晶体管大约小0.24V左右，因而读取过程能耗较小，此外，肖特基二极管的导通依靠多数载流子，因而读取过程运行速度较快。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图1是本发明一实施例中的掩膜式只读存储阵列的电路图。图2是图1中的掩膜式只读存储阵列的俯视图。图3是沿图2中的A-A直线的剖视图。图4是沿图2中的B-B直线的剖视图。以下结合图1至图4所示，详细介绍存储阵列。

参照图1与图2所示，可以看出，本实施例中以电连接四条字线(WL)、四条位线(BL)的16个存储单元为例进行说明，其它实施例中，存储阵列也可以具有其它数目的存储单元，与多条字线与多条位线电连接。

参照图1至图4所示，该掩膜式只读存储阵列包括：

半导体衬底10、位于半导体衬底10上的反型重掺杂层11以及位于反型重掺杂层11上的反型轻掺杂层12，反型重掺杂层11以及反型轻掺杂层12的导电类型与半导体衬底10的导电类型不同；

沿行方向排列的若干深沟槽13，深沟槽13形成于反型重掺杂层11以及反型轻掺杂层12内并伸入半导体衬底10，深沟槽13两侧的反型重掺杂层11以及反型轻掺杂层12电绝缘；

沿列方向排列的若干浅沟槽14，浅沟槽14形成于反型轻掺杂层12内，浅沟槽14与深沟槽13垂直相交，深沟槽13与浅沟槽14内填充有绝缘材质16；相邻深沟槽13与相邻浅沟槽14之间限定一反型轻掺杂层分立区域15， 反型轻掺杂层分立区域15上具有金属硅化物17，反型轻掺杂层分立区域15及其上的金属硅化物17形成一肖特基二极管存储单元18；

若干个肖特基二极管存储单元18中，部分个上连接有导电插塞19，部分个上不连接有导电插塞19；存储单元18选中时，选中列电压通过该存储单元18上的导电插塞19施加；

由深沟槽13隔绝的各行反型轻掺杂层12内具有电极区20，电极区20通过对应行的反型重掺杂层11对该行的反型轻掺杂层12施加选中行电压。

在具体实施过程中，半导体衬底10可以为P型，反型重掺杂层11为N型离子重掺杂层(N⁺)，反型轻掺杂层12为N型离子轻掺杂层(N^—)。反型轻掺杂层12与其上的金属硅化物17材质(例如硅化镍、硅化钴、硅化铂或硅化钛)构成一肖特基势垒即可。此外，N型离子重掺杂层(N⁺)的浓度能实现通过其可以对由深沟槽13隔开的整行N型离子轻掺杂层(N^—)施加行选中电压即可。反之，通过金属硅化物17的材质选择，半导体衬底10也可以为N型，反型重掺杂层11为P型离子重掺杂层(P⁺)，反型轻掺杂层12为P型离子轻掺杂层(P^—)。

参照图1与图2所示，以下介绍上述存储阵列的读取过程。

对于行：电极区20连接字线(WL)，字线信号依次通过某一电极区20、该电极区20对应行的反型重掺杂层11对该行的反型轻掺杂层12施加选中行电压。

对于列：某些肖特基二极管存储单元18上连接导电插塞19，某些上不连接有。当位线(BL)信号选中某一存储单元18时，对于连接有导电插塞19的存储单元18，通过导电插塞19，即可实现该存储单元18肖特基二极管的导通，形成回路，获取高电平读取信号，例如高电平记为“1”；对于不连接有导电插塞19的存储单元18，无法实现该存储单元18肖特基二极管的导通，因而所获取的读取信号为低电平，例如低电平记为“0”。

上述存储阵列通过在制作过程中是否在肖特基二极管存储单元18(具体为充当阳极的金属硅化物17)上设置导电插塞19，即实现了“0”、“1”两状态的写入。对于读取过程中，1)上述肖特基二极管的导通电压较小，比MOS 晶体管大约小0.24V左右，因而读取过程能耗较小；2)肖特基二极管的导通依靠多数载流子，因而读取过程运行速度较快。

由上述读取过程可以看出，浅沟槽14的设置作用为与相邻深沟槽13形成反型轻掺杂层分立区域15，因而该浅沟槽14的底部至少形成在反型重掺杂层11以及反型轻掺杂层12的交界面，也可以部分伸入在反型重掺杂层11内。

在具体实施过程中，为提高深沟槽13的绝缘性能，使得相邻行反型重掺杂层11以及反型轻掺杂层12之间无串扰，参照图5所示，相对于图3所示结构，深沟槽13整个侧壁以及底壁均向半导体内延伸一厚度形成一重掺杂区21。重掺杂区21内的掺杂离子导电类型与反型轻掺杂层12内的掺杂离子导电类型不同。例如反型轻掺杂层12为N型离子轻掺杂层(N^—)时，该重掺杂区21为P型离子重掺杂区(P⁺)。具体地，该重掺杂区21分三个部分，1)对于位于反型轻掺杂层12内的深沟槽部分，重掺杂区21形成在自深沟槽13侧壁向该反型轻掺杂层12内延伸的一厚度内，该重掺杂区21与反型轻掺杂层12两者交界面上能形成耗尽层；2)对于位于反型重掺杂层11内的深沟槽部分，重掺杂区21形成在自深沟槽13侧壁向该反型重掺杂层11内延伸的一厚度内，该重掺杂区21与反型重掺杂层11两者交界面上能形成耗尽层；3)对于位于半导体衬底10内的深沟槽部分，重掺杂区21形成在分别自侧壁、底壁向半导体衬底10内延伸的一厚度内。

此外，参照图6所示，为降低反型轻掺杂层分立区域15所形成的肖特基二极管存储单元18的反向漏电流，相对于图4所示结构，浅沟槽14自侧壁向反型轻掺杂层12内延伸一重掺杂区21、位于反型轻掺杂层12内的深沟槽13自侧壁向反型轻掺杂层12内延伸一重掺杂区21，该重掺杂区21导电类型与反型轻掺杂层12的导电类型不同，以在重掺杂区21与反型轻掺杂层分立区域15两者交界面上形成耗尽层。对于浅沟槽14的底部形成在反型重掺杂层11与反型轻掺杂层12的交界面的情况，优选浅沟槽14底壁也向反型重掺杂层11内延伸一厚度形成上述重掺杂区21。

本实施例中，行电压由字线(WL)施加，列电压由位线(BL)施加，其它实施例中，行电压也可以由位线(BL)施加，列电压由字线(WL)施加。

图7至图14是本发明一实施例中的掩膜式只读存储阵列在各制作阶段的结构示意图。结合图7至图14所示，以下介绍上述存储阵列的制作方法。

首先，参照图7所示，提供半导体衬底10，在半导体衬底10自下而上依次形成反型重掺杂层11以及外延层12’。

本实施例中，半导体衬底10为P型，形成方法例如通过对硅片预定区域进行B或BF₂离子注入轻掺杂形成。例如注入的离子为B，注入剂量为2.0e13cm^-2～2.0e14cm^-2，注入能量为50KeV～150KeV。

反型重掺杂层11为N型，形成方法例如通过对P型半导体衬底10靠近表面的部分厚度进行As、P或Sb离子注入重掺杂形成的。例如注入的离子为As，注入剂量为1.0e15cm^-2～8.0e15cm^-2，注入能量为30KeV～80KeV。

上述离子注入后，可以进行高温热退火，以激活注入的离子，上述高温热退火以激活也可以在后续其它层的离子注入后一并进行。

外延层12’的生长工艺例如为化学气相沉积法，气体源为SiH₂Cl₂，沉积温度为950℃～1100℃，厚度范围为或气体源为SiH₄，沉积温度为500℃～900℃，厚度范围为

接着，参照图8与图9所示，其中图9是沿图8中的A-A直线的剖视图，对外延层12’以及反型重掺杂层11进行干法刻蚀，形成若干沿行方向排布的深沟槽13，深沟槽13伸入半导体衬底10，使得深沟槽13两侧的外延层12’以及反型重掺杂层11电绝缘；沉积第一绝缘材质161并平坦化去除深沟槽13外的第一绝缘材质161。

本步骤的干法刻蚀是采用掩膜(mask)进行的，掩膜可以为a)图案化的光刻胶，也可以为b)图案化的硬掩膜层。对于a)，具体地，在外延层12’上表面旋涂一层光刻胶，采用掩膜板对上述光刻胶曝光，显影后形成图案化的光刻胶。对于b)，先在外延层12’上表面沉积一层硬掩膜层，材质例如为氮化硅，氮氧化硅等；接着在硬掩膜层上表面旋涂一层光刻胶，采用掩膜板对上述光刻胶曝光，显影后形成图案化的光刻胶；之后以图案化的光刻胶为掩膜对硬掩膜层进行干法刻蚀，以将图案转移至硬掩膜层，形成图案化的硬掩膜层。

干法刻蚀形成的若干深沟槽13的深度例如大于0.6μm。形成深沟槽13后，a)可以去除光刻胶残留物与硬掩膜层残留物，之后在上述深沟槽13内填入第一绝缘材质161，并进行平坦化工序，例如化学机械研磨(CMP)。对于较深的深沟槽13，为提高填充效果，材质优选未掺杂的多晶硅，其它实施例中，也可以为二氧化硅等其它绝缘材质。

除了上述m)方案，参照图10所示，也可以n)先保留光刻胶残留物和/或硬掩膜层残留物22，在深沟槽13内表面形成衬垫氧化层(未图示)，以光刻胶残留物与硬掩膜层残留物22为掩膜、深沟槽13内表面的衬垫氧化层为保护，对深沟槽13进行垂直方向与倾斜方向的离子注入，上述注入的离子类型与反型重掺杂层11的掺杂离子的导电类型不同。本实施例中，反型重掺杂层11为N型，因而注入的离子类型为P型。一个实施例中，注入的离子为B，注入剂量为1.0e13cm^-2～8.0e14cm^-2，注入能量为5KeV～15KeV，倾斜方向注入的角度(与竖直方向的夹角)为0度～45度。另一个实施例中，注入的离子为BF₂，注入剂量为1.0e12cm^-2～5.0e14cm^-2，注入能量为5KeV～30KeV，倾斜方向注入的角度为0度～45度。之后执行m)方案中的深沟槽13填充方案。

一个实施例中，对深沟槽13进行离子注入时，衬垫氧化层的厚度为离子注入的掩膜，即外延层12’上表面的硬掩膜层残留物22的厚度为

可以理解的是，上述离子注入事实上是从深沟槽13开口对侧壁以及底壁的外延层12’、反型重掺杂层11以及半导体衬底10进行了离子注入，上述离子注入形成了一重掺杂区21。

需要说明的是，上述对深沟槽13的离子注入也可以仅进行倾斜方向，且通过倾斜角度选择，仅在位于外延层12’的部分深度形成重掺杂区21。

然后，参照图11与图12所示，其中图12是沿图11中的B-B直线的剖视图，对外延层12’进行干法刻蚀，形成若干沿列方向排布的浅沟槽14，浅沟槽14与深沟槽13垂直相交，相邻深沟槽13与相邻浅沟槽14之间限定一外延层分立区域15’；沉积第二绝缘材质162并平坦化去除浅沟槽14外的第二绝缘材质162。

本步骤形成浅沟槽14的工艺大致与深沟槽13的形成工艺类似，也为光刻、干法刻蚀。不同的是，1)对于光刻步骤，掩膜板图案除了携带浅沟槽14信息外，还可以携带深沟槽13的信息，即在后续以光刻形成的掩膜进行干法刻蚀时，不但形成了浅沟槽14，还对深沟槽13内填充的第一绝缘材质161进行了部分深度去除，上述去除形成的空间在对浅沟槽14填充同时被填充。

2)对于干法刻蚀工艺，通过工艺参数选择，浅沟槽14的形状可以呈开口大，底部小的结构。一个实施例中，浅沟槽14的侧壁倾斜角度(与水平方向夹角)为75度～88度。参照图13所示，针对上述浅沟槽14的形状，在离子注入形成重掺杂区21时，倾斜方向(与竖直方向的夹角)注入的角度优选为7度～45度，除此之外，注入离子、注入剂量及能量都与深沟槽13侧壁、底壁的注入离子、注入剂量及能量相同。

一个实施例中，浅沟槽14的深度为对浅沟槽14进行离子注入时，衬垫氧化层的厚度为离子注入的掩膜，即外延层12’上表面的硬掩膜层残留物的厚度为

之后，参照图14所示，对外延层12’进行处理使其成为反型轻掺杂层12，外延层分立区域15’成为反型轻掺杂层分立区域15，反型轻掺杂层12与反型重掺杂层11的导电类型相同。

在具体实施过程中，本步骤1)可以通过对外延层12’进行离子注入形成，2)也可以通过反型重掺杂层11中的掺杂离子扩散入外延层12’中形成的。对于2)，一个实施例中，上述扩散采用高温热退火实现，温度为950℃～1100℃，时间为10s～60Min。上述高温热退火同时实现了反型重掺杂层11与反型轻掺杂层12内的掺杂离子激活。

接着，仍参照图14所示，在由深沟槽13隔绝的各行反型轻掺杂层12内形成电极区20，该电极区20用于通过对应行的反型重掺杂层11对该行的反型轻掺杂层12施加选中行电压。

上述电极区20为重掺杂区，反型轻掺杂层12为N型离子轻掺杂层(N^—)时，电极区20为N型离子重掺杂区(N⁺)。电极区20可以通过在反型轻掺杂层12上形成掩膜层，以上述掩膜层为掩膜，对反型轻掺杂层12进行N型离 子注入实现。一个实施例中，注入的离子为As，注入剂量为1.0e15cm^-2～8.0e15cm^-2，注入能量为15KeV～65KeV。

之后参照图2至图4所示，在反型轻掺杂层12以及电极区20上沉积金属并进行硅化以形成金属硅化物17，反型轻掺杂层分立区域15及其上的金属硅化物17形成一肖特基二极管存储单元18。

需要说明的是，本步骤沉积金属之前，还可以对反型轻掺杂层12进行不同导电类型离子注入以调节后续肖特基二极管的势垒，反型轻掺杂层12为N型离子轻掺杂层(N^—)，注入的离子可以为P型，也可以为N型。一个实施例中，注入的离子为B或BF₂，注入剂量为1.0e12cm^-2～1.0e14cm^-2，注入能量为5KeV～20KeV。其它实施例中，也可以注入P或As离子。

本步骤沉积的金属可以为镍、钴、铂或钛，并在高温下与硅反应对应生成硅化镍、硅化钴、硅化铂或硅化钛。一个实施例中，上述高温分两个步骤：1)温度为200℃～450℃，时间为10s～60s；2)温度为400℃～900℃的尖峰热退火。

仍参照图2至图4所示，在金属硅化物17上沉积介电层(未图示)，干法刻蚀，在若干个肖特基二极管存储单元18中的部分个上形成通孔(未图示)，在通孔内填充金属以形成导电插塞19；存储单元18选中时，选中列电压通过该存储单元18上的导电插塞19施加。

上述介电层的材质例如为二氧化硅，沉积工艺为物理气相沉积或化学气相沉积。通孔采用光刻、干法刻蚀形成。金属采用溅射工艺沉积，金属例如为钨、钛或钽。

可以理解的是，对于深沟槽13内的绝缘材质16(参见图2至图4所示)，可以均为材质为未掺杂多晶硅或二氧化硅的第一绝缘材质161，也可以由两部分构成：位于深沟槽13下部材质为未掺杂多晶硅的第一绝缘材质161(参见图9所示)，位于深沟槽13上部材质为二氧化硅的第二绝缘材质162(参见图12所示)。

上述掩膜式只读存储阵列要实现读取过程，周围还需具有外围电路，存储阵列与外围电路构成了掩膜式只读存储器。参照图15至图18所示，以下 介绍存储器的制作方法。

参照图15所示，提供半导体衬底10，半导体衬底10具有核心单元区Ⅰ与外围电路区Ⅱ，对核心单元区Ⅰ的半导体衬底10靠近表面的部分厚度进行处理形成反型重掺杂层11，在核心单元区Ⅰ的反型重掺杂层11以及外围电路区Ⅱ的半导体衬底10上表面形成外延层12’。

本步骤中的各层的制作方法参照掩膜式存储阵列的制作方法。

之后，参照图16所示，遮盖外围电路区Ⅱ的外延层12’，干法刻蚀，在位于核心单元区Ⅰ的外延层12’以及反型重掺杂层11内形成沿行方向排布的若干深沟槽13，深沟槽13伸入半导体衬底10，使得深沟槽13两侧的反型重掺杂层11以及外延层12’电绝缘；沉积第一绝缘材质161并平坦化去除深沟槽13外的第一绝缘材质161。

遮盖外围电路区Ⅱ可以采用图案化光刻胶或硬掩膜层实现。此外，本步骤在核心单元区Ⅰ形成深沟槽13时，还可以在核心单元区Ⅰ与外围电路区Ⅱ的分界处形成深沟槽13。除此之外，本步骤中的深沟槽13的制作方法参照掩膜式存储阵列的制作方法。

仍参照图16所示，干法刻蚀，在核心单元区Ⅰ以及外围电路区Ⅱ的外延层12’内形成若干浅沟槽14，其中位于核心单元区Ⅰ的浅沟槽14沿列方向排布且与深沟槽13垂直相交，核心单元区Ⅰ的相邻深沟槽13与相邻浅沟槽14之间限定一外延层分立区域15’；沉积第二绝缘材质162并平坦化去除浅沟槽14外的第二绝缘材质162。

可以看出，与存储阵列的制作方法相比，本步骤在核心单元区Ⅰ形成浅沟槽14时，还在外围电路区Ⅱ形成了浅沟槽14，外围电路区Ⅱ的浅沟槽14用于形成若干有源区。除此之外，本步骤中的浅沟槽14的制作方法参照掩膜式存储阵列的制作方法。

之后，参照图17所示，对核心单元区Ⅰ的外延层12’进行处理，使其成为反型轻掺杂层12，反型轻掺杂层12与反型重掺杂层11的导电类型相同，核心单元区Ⅰ的外延层分立区域15’成为反型轻掺杂层分立区域15；对外围电路区Ⅱ的外延层12’进行离子注入形成若干由浅沟槽14隔离的阱区。

本步骤中的外延层12’的处理方法参照掩膜式存储阵列的制作方法。

对外围电路区Ⅱ的外延层12’进行离子注入可以先在核心单元区Ⅰ上形成掩膜。

接着，参照图17所示，外围电路区Ⅱ中，在阱区上表面形成栅极结构23并在栅极结构23两侧形成源漏区24。栅极结构23例如包括阱区上表面的栅氧化层、栅极以及位于栅氧化层与栅极侧壁的侧墙。

上述栅极结构23、源漏区24的制作工艺参照现有技术中的MOS晶体管的制作工艺，可以形成NMOS晶体管，也可以形成PMOS晶体管。

仍参照图17所示，核心单元区Ⅰ中，在由深沟槽13隔绝的各行反型轻掺杂层12内形成电极区20，电极区20用于通过对应行的反型重掺杂层11对该行的反型轻掺杂层12施加选中行电压。

本步骤中形成电极区20的方法参照掩膜式存储阵列的制作方法。需要说明的是，为降低离子注入成本，在对外围电路区Ⅱ进行离子注入形成MOS晶体管的源漏区24时，可以同时对核心单元区Ⅰ进行离子注入形成电极区20。上种情况下，核心单元区Ⅰ上需先形成掩膜。

之后，参照图18所示，在核心单元区Ⅰ的反型轻掺杂层12以及电极区20、外围电路区Ⅱ的栅极结构23以及源漏区24上沉积金属并进行硅化以形成金属硅化物17，反型轻掺杂层分立区域15及其上的金属硅化物17形成一肖特基二极管存储单元18。

本步骤中的金属硅化物17的形成方法参照掩膜式存储阵列的制作方法。

仍参照图18所示，沉积覆盖核心单元区Ⅰ以及外围电路区Ⅱ的介电层(未图示)，干法刻蚀，对于核心单元区Ⅰ，在若干个肖特基二极管存储单元18中的部分个上形成通孔以及在电极区20上形成通孔，对于外围电路区Ⅱ，在栅极结构23以及源漏区24上形成通孔，在通孔内填充金属以形成导电插塞19；存储单元18选中时，选中列电压通过该存储单元18上的导电插塞19施加。

本步骤中的介电层、通孔以及导电插塞19的形成方法参照掩膜式存储阵 列的制作方法。

在具体实施过程中，为提高集成度，在形成导电插塞19后，还可以在导电插塞19上形成上层金属互连结构(未图示)以将电极区20连接至字线、肖特基二极管存储单元18上的导电插塞19连接至位线，上层金属互连结构为可以为一层，也可以为多层。一个实施例中，上述导电插塞19以及上层金属互连结构将位线与字线连接于不同层的金属互连结构。

可以看出，核心单元区Ⅰ与外围电路区Ⅱ的浅沟槽14可以同时制作，核心单元区Ⅰ的电极区20与外围电路区Ⅱ的MOS晶体管的源漏区24可以同时制作，核心单元区Ⅰ的反型轻掺杂层分立区域15上金属硅化物17与外围电路区Ⅱ的MOS晶体管的栅极结构23、源漏区24上金属硅化物17可以同时制作，核心单元区Ⅰ的部分个肖特基二极管存储单元18上的导电插塞19与外围电路区Ⅱ的MOS晶体管的栅极结构23、源漏区24上导电插塞19可以同时制作。因而，本发明提供的掩膜式只读存储阵列的制作与外围电路的MOS晶体管制作工艺兼容。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。