半导体结构及其形成方法与流程

本发明涉及半导体制造技术领域，尤其涉及一种半导体结构及其形成方法。

背景技术：

MOS可变电容(Varactor)器件是一种重要的CMOS器件，被广泛应用于数字、模拟、数模混合以及射频等集成电路系统中。在数字或模拟电路中，比如ADC/DAC(模数转换/数模转换)或高速通信系统里，MOS可变电容的调频范围和器件的可测量性更为重要。而对于射频电路来说，需要考虑MOS可变电容的调频范围，且需要提高MOS可变电容的品质因数(Q)，以提高MOS可变电容的抗干扰性。

在CMOS工艺中，MOS可变电容的结构包括：普通MOS管电容、反型MOS管电容、以及累积型MOS管电容。MOS可变电容工作原理在于：利用MOS管工作在不同的区域(强反应区、耗尽区和累积区)从而改变电容值。具体通过对MOS管的源极(S)、漏极(D)以及衬底(B)的不同连接方法，使MOS可变电容实现上述三种不同的结构。

对于累积性MOS管电容来说，通过将NMOS管设置于N阱区内，以此抑制少子(即电子)在沟道区内形成，从而防止NMOS管进入强反型区。因此，累积性MOS管电容工作在NMOS管的累积区，累积性MOS管电容的电容是单调的，有利于提高可变电容的电压控制范围；而且，累积性MOS管电容的漏电流较少、品质因数较高。

然而，随着半导体器件的尺寸不多缩小，MOS可变电容的制造难度提高，且MOS可变电容的品质因数下降、可靠性下降。

技术实现要素：

本发明解决的问题是提供一种半导体结构及其形成方法，所形成的半导体结构性能改善。

为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供衬底，所述衬底包括第一区域、第二区域和第三区域，所述第一区域和第三区域的衬底内具有第一类型阱区，所述第二区域的衬底内具有第二类型阱区，所述第一区域、第二区域和第三区域的衬底表面分别具有栅极结构；在所述第一区域的栅极结构两侧的衬底内分别形成第一应力层；在所述第一应力层内掺杂第二类型离子；在所述第二区域的栅极结构两侧的衬底内分别形成第二应力层；在所述第二应力层内掺杂第一类型离子；在所述第三区域的栅极结构两侧的衬底内分别形成容变掺杂区。

可选的，所述容变掺杂区内具有第一类型离子。

可选的，所述第一类型离子为N型离子；所述第二类型离子为P型离子。

可选的，所述第一应力层的材料为硅锗；所述第二应力层的材料为碳化硅。

可选的，所述第一类型阱区内掺杂有N型离子；所述第二类型阱区内掺杂有P型离子。

可选的，所述衬底包括：基底、位于基底表面的鳍部、以及位于基底表面的隔离层，所述隔离层覆盖鳍部的部分侧壁表面；所述栅极结构横跨于所述鳍部表面，且所述栅极结构覆盖所述鳍部的部分侧壁和顶部表面。

可选的，所述鳍部顶部的宽度尺寸为13纳米～15纳米，所述伪栅极结构沿所述鳍部顶部的宽度方向横跨于所述鳍部表面。

可选的，所述第一应力层的形成步骤包括：在所述衬底表面形成第一掩膜层，所述第一掩膜层暴露出第一区域的衬底和栅极结构；以所述第一掩膜层为掩膜，采用选择性外延生长工艺在所述第一区域的栅极结构两侧形成第一应力层。

可选的，所述第二应力层的形成步骤包括：在所述衬底和第一掩膜层表面形成第二掩膜材料膜；刻蚀第二区域的第二掩膜材料膜和第一掩膜层，形成第二掩膜层，所述第一掩膜层和第二掩膜层暴露出第二区域的衬底和栅极结构；以所述第二掩膜层为掩膜，采用选择性外延生长工艺在所述第二区域的栅极结构两侧形成第二应力层。

可选的，在形成所述第二应力层之后，采用第一注入工艺在所述第二区域和第三区域的栅极结构两侧的第二应力层内掺杂第一类型离子，并在第三区域形成容变掺杂区；在形成所述第二应力层之后，采用第二注入工艺在所述第一区域的栅极结构两侧掺杂第二类型离子，在所述第一应力层内掺杂第二类型离子。

可选的，所述第二应力层的形成步骤包括：在所述衬底表面形成第二掩膜层，所述第二掩膜层暴露出第二区域的衬底和栅极结构；以所述第二掩膜层为掩膜，采用选择性外延生长工艺在所述第二区域的栅极结构两侧形成第二应力层。

可选的，在形成第二应力层之后，采用第一注入工艺在所述第二区域和第三区域的栅极结构两侧的第二应力层内掺杂第一类型离子，并在第三区域形成容变掺杂区。

可选的，所述第一应力层的形成步骤包括：在所述第一注入工艺之后，在所述衬底和第二掩膜层表面形成第一掩膜材料膜；刻蚀第一区域的第一掩膜材料膜和第二掩膜层，形成第一掩膜层，所述第一掩膜层和第二掩膜层暴露出第一区域的衬底和栅极结构；以所述第一掩膜层为掩膜，采用选择性外延生长工艺在所述第一区域的栅极结构两侧形成第一应力层。

可选的，在形成所述第一应力层之后，采用第二注入工艺在所述第一区域的栅极结构两侧掺杂第二类型离子，在所述第一应力层内掺杂第二类型离子。

可选的，所述第一应力层形成于衬底表面；所述第二应力层形成于衬底表面。

可选的，在形成第一应力层之前，在第一区域的栅极结构两侧的衬底内形成第一凹槽；在所述第一凹槽内形成第一应力层。

可选的，在形成第二应力层之前，在第二区域的栅极结构两侧的衬底内形成第二凹槽；在所述第二凹槽内形成第二应力层。

可选的，所述栅极结构包括栅极层以及位于栅极层侧壁表面的偏移侧墙。

可选的，还包括：在形成所述第一应力层，在所述第一区域的栅极结构两侧的衬底内形成第一轻掺杂区；在形成所述第二应力层，在所述第二区域的栅极结构两侧的衬底内形成第二轻掺杂区。

相应的，本发明还提供一种采用上述方法所形成的半导体结构，包括：衬底，所述衬底包括第一区域、第二区域和第三区域，所述第一区域和第三区域的衬底内具有第一类型阱区，所述第二区域的衬底内具有第二类型阱区，所述第一区域、第二区域和第三区域的衬底表面分别具有栅极结构；分别位于所述第一区域的栅极结构两侧的衬底内的第一应力层，所述第一应力层内掺杂有第二类型离子；分别位于所述第二区域的栅极结构两侧的衬底内的第二应力层，所述第二应力层内掺杂有第一类型离子；分别位于所述第三区域的栅极结构两侧的衬底内的容变掺杂区。

与现有技术相比，本发明的技术方案具有以下优点：

本发明的形成方法中，所述第一区域和第二区域用于形成类型不同的晶体管，而所述第三区域用于形成可变电容。在第一区域的衬底内形成第一应力层，并在所述第一应力层内掺杂第二类型离子；在第二区域的衬底内形成第二应力层，并在所述第二应力层内掺杂第一类型离子。所述第一应力层用于提高第一区域晶体管的沟道区的应力，所述第二应力层用于提高第二区域晶体管的沟道区的应力，以此减少第一区域和第二区域的晶体管沟道区的漏电流。另一方面，所述第三区域的栅极结构两侧的衬底内分别形成容变掺杂区，由于所述容变掺杂区位于所述衬底内，即所述容变掺杂区的表面不高于衬底表面，则所述容变掺杂区不会与栅极结构之间产生寄生电容，有利于提高可变电容的电容变化范围，从而提高可变电容的品质因数，提高可变电容的可靠性。

进一步，在以第三掩膜层为掩膜形成第二应力层之后，采用第一注入工艺在第三区域的栅极结构两侧形成容变掺杂区，之后再于第一区域形成第一应力层。在形成容变掺杂区时，所述第三掩膜层能够在第一离子注入工艺时，保护衬底表面免受损伤。而且，由于第三区域表面仅具有第三掩膜层覆盖，所述第三掩膜层的厚度不会过厚，则所述第一离子注入工艺不会受到第三掩膜层的妨碍，能够使所述离子注入工艺在衬底内的注入深度较深，使得第三 区域形成的可变电容的性能更佳。

本发明的结构中，所述第一区域和第二区域具有类型不同的晶体管，而所述第三区域具有可变电容。所述第一区域的衬底内具有第一应力层，且所述第一应力层内掺杂有第二类型离子；所述第二区域的衬底内具有第二应力层，且所述第二应力层内掺杂第一类型离子。所述第一应力层用于提高第一区域晶体管的沟道区的应力，所述第二应力层用于提高第二区域晶体管的沟道区的应力，以此减少第一区域和第二区域的晶体管沟道区的漏电流。另一方面，所述第三区域的栅极结构两侧的衬底内分别具有容变掺杂区，由于所述容变掺杂区位于所述衬底内，即所述容变掺杂区的表面不高于衬底表面，则所述容变掺杂区不会与栅极结构之间产生寄生电容，有利于提高可变电容的电容变化范围，从而提高可变电容的品质因数，提高可变电容的可靠性。

附图说明

图1是本发明实施例的可变电容的剖面结构示意图；

图2至图7是本发明实施例的半导体结构的形成过程的剖面结构示意图。

具体实施方式

如背景技术所述，随着半导体器件的尺寸不多缩小，MOS可变电容的制造难度提高，且MOS可变电容的品质因数下降、可靠性下降。

经过研究发现，由于MOS可变电容的形成工艺通常与MOS晶体管的制造工艺集成，而随着半导体器件的尺寸缩小，需要在MOS晶体管的源漏区引入外延应力层，以提高MOS晶体管的沟道区应力，以此减少沟道区的漏电流。而且，所形成的外延应力层高于衬底表面，以便在外延应力层表面形成电接触层，所述电接触层能够减小外延应力层表面的接触电阻。

然而，当所述应力层同时形成于MOS可变电容内时，容易使得MOS可变电容的源漏区与栅极结构之间产生寄生电容，所述寄生电容会减小可变电容的电容变化范围。

图1是本发明实施例的可变电容的剖面结构示意图，包括：提供基底100、所述基底100表面具有鳍部101，所述基底100表面具有隔离层102，所述隔 离层102覆盖鳍部101的部分侧壁表面；位于所述鳍部101内的N型阱区103；横跨于所述鳍部101表面的栅极结构104，所述栅极结构104覆盖所述鳍部101的部分侧壁和顶部表面；位于所述栅极结构104两侧的鳍部101内的应力层105，所述应力层105表面高于所述鳍部101的顶部表面，所述应力层105内具有N型离子，且所述应力层105内的N型离子掺杂浓度高于所述N型阱区103内的离子掺杂浓度。

基于工艺制程集成的目的，在基底100其它区域形成NMOS晶体管的应力层时，形成所述应力层105。所述栅极结构104包括位于鳍部101侧壁和顶部表面的栅介质层140、位于所述栅介质层140表面的栅极层141、以及位于栅介质层140和栅极层141侧壁表面的侧墙142。由于所述应力层105的表面高于所述鳍部101的顶部表面，因此，高于鳍部101顶部的部分应力层105与所述栅极层141之间由所述侧墙142相互隔离，则所述高于鳍部101顶部的部分应力层105与所述栅极层141之间容易产生寄生电容。

对于可变电容来说，电容变化范围公式为Cmax/Cmin＝(Cmax,inner+Cp)/(Cmin,inner+Cp)，其中，Cmax,inner指的是可变电容内部的最大电容值，Cmin,inner指的是可变电容内部的最小电容值，Cp指的是寄生电容值。由上述公式可知，当寄生电容越大，容易使所述可变电容的电容变化范围减小，则所述可变电容的品质因数变差。

为了解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供衬底，所述衬底包括第一区域、第二区域和第三区域，所述第一区域和第三区域的衬底内具有第一类型阱区，所述第二区域的衬底内具有第二类型阱区，所述第一区域、第二区域和第三区域的衬底表面分别具有栅极结构；在所述第一区域的栅极结构两侧的衬底内分别形成第一应力层；在所述第一应力层内掺杂第二类型离子；在所述第二区域的栅极结构两侧的衬底内分别形成第二应力层；在所述第二应力层内掺杂第一类型离子；在所述第三区域的栅极结构两侧的衬底内分别形成容变掺杂区。

其中，所述第一区域和第二区域用于形成类型不同的晶体管，而所述第三区域用于形成可变电容。在第一区域的衬底内形成第一应力层，并在所述第一应力层内掺杂第二类型离子；在第二区域的衬底内形成第二应力层，并 在所述第二应力层内掺杂第一类型离子。所述第一应力层用于提高第一区域晶体管的沟道区的应力，所述第二应力层用于提高第二区域晶体管的沟道区的应力，以此减少第一区域和第二区域的晶体管沟道区的漏电流。另一方面，所述第三区域的栅极结构两侧的衬底内分别形成容变掺杂区，由于所述容变掺杂区位于所述衬底内，即所述容变掺杂区的表面不高于衬底表面，则所述容变掺杂区不会与栅极结构之间产生寄生电容，有利于提高可变电容的电容变化范围，从而提高可变电容的品质因数，提高可变电容的可靠性。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图2至图7是本发明实施例的半导体结构的形成过程的剖面结构示意图。

请参考图2和图3，图3是图2沿AA’方向的剖面结构示意图，图2是图3沿BB’方向的剖面结构示意图，提供衬底200，所述衬底200包括第一区域I、第二区域II和第三区域III，所述第一区域I和第三区域III的衬底200内具有第一类型阱区201，所述第二区域II的衬底200内具有第二类型阱区202，所述第一区域I、第二区域II和第三区域III的衬底200表面分别具有栅极结构203。

在本实施例中，所述第一区域I用于形成PMOS晶体管，所述第二区域II用于形成NMOS晶体管，所述第三区域III用于形成可变电容。所述第一类型阱区201内掺杂有N型离子；所述第二类型阱区201内掺杂有P型离子。

在本实施例中，所述第三区域III用于形成累积型MOS管可变电容，因此所述第三区域III的衬底200内具有第一类型阱区201，即N型阱区，后续在所述第三区域III形成NMOS晶体管。在另一实施例中，所述第三区域能够用于形成普通MOS管可变电容，所述第三区域内具有N型阱区，且后续在第三区域内形成PMOS晶体管。在其它实施例中，所述第三区域用于形成反型MOS管可变电容，所述第三区域内具有P型阱区，且后续在第三区域内形成NMOS晶体管。

在本实施例中，在所述第一区域I和第二区域II形成的晶体管、以及在第三区域III形成的MOS管可变电容均基于鳍式场效应晶体管的结构。所述 衬底200包括：基底210、位于基底210表面的鳍部211、以及位于基底210表面的隔离层212，所述隔离层212覆盖鳍部211的部分侧壁表面。所述栅极结构203横跨于所述鳍部211表面，且所述栅极结构203覆盖所述鳍部211的部分侧壁和顶部表面。

在其它实施例中，所述在所述第一区域I和第二区域II形成的晶体管、以及在第三区域III形成的MOS管可变电容均为平面晶体管。所述衬底为平面基底；所述平面基底为硅衬底、硅锗衬底、碳化硅衬底、绝缘体上硅衬底、绝缘体上锗衬底、玻璃衬底或III-V族化合物衬底，例如氮化镓衬底或砷化镓衬底等

在本实施例中，所述鳍部211顶部的宽度尺寸为13纳米～15纳米，例如14纳米；所述伪栅极结构203沿所述鳍部211顶部的宽度方向横跨于所述鳍部211表面。由于所述鳍部211顶部的宽度尺寸较小，形成于所述鳍部211上的晶体管特征尺寸(CD)较小，所述第一区域I和第二区域II形成的晶体管容易发生短沟道效应，所述晶体管内容易产生漏电流，至少晶体管的性能变差。为了提高晶体管性能，后续在第一区域I和第二区域II的晶体管源漏区的位置形成应力层，所述应力层能够对晶体管的沟道区施加应力，以提高沟道区的载流子迁移率，减少漏电流。

在本实施例中，所述基底210和鳍部211的形成步骤包括：提供半导体基底；刻蚀所述半导体基底，在所述半导体基底内形成若干沟槽，相邻沟槽之间的半导体基底形成鳍部211，位于鳍部211和沟槽底部的半导体基底形成基底210。所述半导体基底为单晶硅衬底、单晶锗衬底、硅锗衬底或碳化硅衬底，在本实施例中为单晶硅衬底。

在另一实施例中，所述鳍部211的形成步骤包括：采用外延工艺在基底210表面形成鳍部层；刻蚀所述鳍部层，在所述鳍部层内形成若干沟槽，相邻沟槽之间的鳍部层形成鳍部211。所述基底210为硅衬底、硅锗衬底、碳化硅衬底、绝缘体上硅衬底、绝缘体上锗衬底、玻璃衬底或III-V族化合物衬底，例如氮化镓衬底或砷化镓衬底等。所述鳍部层的材料为硅、锗、碳化硅或硅锗。

所述隔离层212用于隔离相邻的鳍部211。所述隔离层212的材料为氧化硅、氮化硅、氮氧化硅、低K介质材料(介电常数大于或等于2.5、小于3.9)、超低K介质材料(介电常数小于2.5)中的一种或多种组合。本实施例中，所述隔离层212的材料为氧化硅。

所述隔离层212的形成步骤包括：在所述基底210和鳍部211表面形成隔离膜；平坦化所述隔离膜直至暴露出所述鳍部211的顶部表面为止；在平坦化所述隔离膜之后，回刻蚀所述隔离膜，暴露出部分鳍部211的侧壁表面，形成隔离层212。

所述隔离膜的形成工艺为化学气相沉积工艺或物理气相沉积工艺，例如流体化学气相沉积(FCVD，Flowable Chemical Vapor Deposition)工艺、等离子体增强化学气相沉积工艺或高深宽比化学气相沉积工艺(HARP)；所述平坦化工艺为化学机械抛光工艺；所述回刻蚀工艺为各向异性的干法刻蚀工艺。

在本实施例中，所述第一区域I和第二区域II形成的晶体管、以及第三区域III形成的可变电容均基于高k金属栅(High-k Metal Gate，简称HKMG)晶体管，因此，所述第一区域I和第二区域II的晶体管栅极结构、以及第三区域III的可变电容栅极结构均采用后栅(Gate Last)工艺形成。因此，在图2和图3步骤中，所述栅极结构203为伪栅极结构。

所述栅极结构203包括栅极层230以及位于栅极层230侧壁表面的偏移侧墙231。在本实施例中，所述栅极层230和鳍部211之间还具有栅介质层232。所述栅极层230的材料为多晶硅；所述栅介质层232的材料为氧化硅；所述偏移侧墙231的材料为氧化硅、氮化硅、氮氧化硅中的一种或多种。所述栅介质层232用于在后续去除所述栅极层230时保护鳍部211的侧壁和顶部表面免受损伤；所述偏移侧墙231用于定义第一区域I和第二区域II内形成的轻掺杂区到栅极层230之间的距离。

在其它实施例中，所述栅极层还能够直接形成于鳍部的侧壁和顶部表面。

在本实施例中，在后续形成第一应力层之前，在所述第一区域I的栅极结构203两侧的衬底200内形成第一轻掺杂区(未图示)；所述第一轻掺杂区内掺杂有P型离子。在后续形成第二应力层之前，在所述第二区域II的栅极结 构203两侧的衬底200内形成第二轻掺杂区(未图示)；所述第二轻掺杂区内掺杂有N型离子。所述第一轻掺杂区和第二轻掺杂区采用离子注入工艺形成。

在本实施例中，后续先在第二区域II形成第二应力层，之后再于第一区域I形成第一应力层。在其它实施例中，还能够在第一区域I形成第一应力层之后，在第二区域II形成第二应力层。

请参考图4，在所述第二区域II的栅极结构203(如图2所示)两侧的衬底200内分别形成第二应力层204。

在本实施例中，所述第二区域II用于形成NMOS晶体管，形成于所述第二区域II的第二应力层204材料为碳化硅(SiC)，所述第二应力层204用于向NMOS晶体管的沟道区提供拉应力，以提高电子的迁移率，减少NMOS晶体管的漏电流。

所述第二应力层204的形成步骤包括：在所述衬底200表面形成第二掩膜层205，所述第二掩膜层205暴露出第二区域II的衬底200和栅极结构203；以所述第二掩膜层205为掩膜，采用选择性外延生长工艺在所述第二区域II的栅极结构203两侧形成第二应力层204。

所述第二掩膜层205作为形成所述第二应力层204的掩膜。所述第二掩膜层205的材料与所述隔离层212、鳍部211和栅极结构203表面的材料不同；在本实施例中，所述第二掩膜层205的材料为氮化硅。所述第二掩膜层205的形成步骤包括：在所述隔离层212、鳍部211和栅极结构203表面沉积第二掩膜材料膜；在所述第二掩膜材料膜表面形成第一图形化层，所述第一图形化层暴露出第二区域II的第二掩膜材料膜表面；以所述第一图形化层为掩膜，刻蚀所述第二掩膜材料膜，直至暴露出第二区域II的衬底200和栅极结构203表面，形成第二掩膜层205；在刻蚀所述第二掩膜材料膜之后，去除所述第一图形化层。

所述第二掩膜层205的厚度为50埃～150埃。由于所述第二掩膜层205作为形成第二应力层204的掩膜，因此，所述第二掩膜层205的厚度不宜过薄，否则将在形成第二掩膜层205的过程中被消耗而失去保护作用；所述第二掩膜层205的厚度也不宜过厚，否则在后续在第三区域III容变掺杂区时， 所述第二掩膜层205会妨碍第一注入工艺的注入深度，影响所形成的容变掺杂区的厚度，继而影响所形成的可变电容的性能。

在本实施例中，在形成第二应力层204之前，在第二区域II的栅极结构203两侧的衬底200内形成第二凹槽；在所述第二凹槽内形成第二应力层204。所述第二应力层204侧壁垂直于鳍部211的顶部表面。

所述第二应力层204的具体形成步骤包括：以所述第二掩膜层205为掩膜，采用各向异性的干法刻蚀工艺在所述伪栅极结构203两侧的鳍部211内形成第二凹槽；以所述第二掩膜层205为掩膜，采用选择性外延沉积工艺在所述第二凹槽内形成第二应力层204。

其中，所述各向异性的干法刻蚀工艺为：刻蚀气体包括氯气、溴化氢或氯气和溴化氢的混合气体，溴化氢的流量为200标准毫升每分钟～800标准毫升每分钟，氯气的流量为20标准毫升每分钟～100标准毫升每分钟，惰性气体的流量为50标准毫升每分钟～1000标准毫升每分钟，刻蚀腔室的压力为2毫托～200毫托，刻蚀时间为15秒～60秒。

所述第二应力层204的形成工艺为选择性外延沉积工艺；所述选择性外延沉积工艺包括：温度为500摄氏度～800摄氏度，气压为1托～100托，工艺气体包括硅源气体(SiH₄或SiH₂Cl₂)和碳源气体(CH₄、CH₃Cl或CH₂Cl₂)，所述硅源气体或碳源气体的流量为1标准毫升/分钟～1000标准毫升/分钟，所述工艺气体还包括HCl和H₂，所述HCl的流量为1标准毫升/分钟～1000标准毫升/分钟，H₂的流量为0.1标准升/分钟～50标准升/分钟。

在所述选择性外延沉积工艺中，能够采用原位掺杂工艺在所述第二应力层204内掺杂N型离子。

在另一实施例中，所述第二应力层形成于衬底200表面，即所述第二应力层形成于鳍部的顶部和部分侧壁表面。

请参考图5，在所述第二应力层204内掺杂第一类型离子；在所述第三区域III的栅极结构203(如图2所示)两侧的衬底200内分别形成容变掺杂区206。

在本实施例中，第三区域III形成的可变电容为累积型MOS管可变电容， 需要在所述第三区域III的第一类型阱区201内形成NMOS晶体管；所述容变掺杂区206即第三区域III的NMOS晶体管的源区和漏区，则所述容变掺杂区206内具有第一类型离子。由于第二区域II和第三区域III内均需要形成NMOS晶体管，因此，在第二应力层204内掺杂第一类型离子、以及在第三区域III形成容变掺杂区206的工艺同时进行，而所掺杂的第一类型离子为N型离子。

在本实施例中，在进行所述第一注入工艺之前，在第一区域I的第二掩膜层205表面形成第二图形化层(未标示)；所述第二图形化层为图形化的光刻胶层；所述第二图形化层用于阻挡第一类型离子掺杂入第一区域I的衬底200和栅极结构203内。

采用第一注入工艺在所述第二区域II和第三区域III的栅极结构203两侧的第二应力层204内掺杂第一类型离子，并在第三区域III形成容变掺杂区206。所述第一注入工艺的参数包括：注入离子包括砷离子，能量为2KeV～10Kev，剂量为5E14atoms/cm²～3.0E15atoms/cm²，注入角度为0°～7°，所述注入角度为注入方向与鳍部顶部表面法线之间的夹角。

由于所述第一注入工艺用于在第二区域II的栅极结构203两侧的第二应力层204和鳍部211内形成源区和漏区，因此，所述第一注入工艺的注入深度不宜过深，否则会造成NMOS晶体管的源区和漏区底部到鳍部211顶部的距离过大，容易造成NMOS晶体管沟道区底部的鳍部211内产生漏电流，使NMOS晶体管的性能变差。

然而，在第三区域III用于形成可变电容，第三区域III形成的NMOS晶体管沟道区用于累积电荷，因此，所述第三区域III的NMOS晶体管的沟道区厚度不宜过薄，则第三区域III的NMOS晶体管源区和漏区底部到鳍部211顶部的距离不宜过小，即所述容变掺杂区206的底部到鳍部211顶部的距离不宜过小。在本实施例中，所述容变掺杂区206的底部到鳍部211顶部的距离为500埃～1000埃。

在本实施例中，在所述第一注入工艺之后，再于第一区域I形成第一应力层，因此，所述第三区域III的衬底200和栅极结构203表面仅具有第二掩膜层205覆盖，所述第二掩膜层205能够在所述第一注入工艺中保护所述第三 区域III的鳍部211表面免受损伤。而且，所述第二掩膜层205的厚度较薄，不会使所述第一注入工艺在第三区域III的注入深度过渡减少，从而能够保证容变掺杂区206的底部到鳍部211顶部具有足够距离。

请参考图6，在所述第一区域I的栅极结构203(如图2所示)两侧的衬底200内分别形成第一应力层207。

在本实施例中，所述第一区域I用于形成PMOS晶体管，形成于所述第一区域I的第一应力层207材料为硅锗(SiGe)，所述第一应力层207用于向PMOS晶体管的沟道区提供压应力，以提高空穴的迁移率，减少PMOS晶体管的漏电流。

所述第一应力层207的形成步骤包括：在所述第一注入工艺之后，在所述衬底200和第二掩膜层205表面形成第一掩膜材料膜；刻蚀第一区域I的第一掩膜材料膜和第二掩膜层205，形成第一掩膜层208，所述第一掩膜层208和第二掩膜层205暴露出第一区域I的衬底200和栅极结构203；以所述第一掩膜层208为掩膜，采用选择性外延生长工艺在所述第一区域I的栅极结构203两侧形成第一应力层207。

所述第一掩膜层208作为形成所述第一应力层207的掩膜。所述第一掩膜层208的材料与所述隔离层212、鳍部211和栅极结构203表面的材料不同；在本实施例中，所述第一掩膜层208的材料为氮化硅。

所述第一掩膜层208的形成步骤包括：在所述隔离层212、鳍部211、栅极结构203和第二掩膜层205表面沉积第一掩膜材料膜；在所述第一掩膜材料膜表面形成第三图形化层，所述第三图形化层暴露出第一区域I的第一掩膜材料膜表面；以所述第三图形化层为掩膜，刻蚀所述第一掩膜材料膜，直至暴露出第一区域I的衬底200和栅极结构203表面，形成第一掩膜层208；在刻蚀所述第一掩膜材料膜之后，去除所述第三图形化层。

所述第一掩膜层208的厚度为50埃～150埃。由于所述第一掩膜层208作为形成第一应力层207的掩膜，因此，所述第一掩膜层208的厚度不宜过薄，否则将在形成第一掩膜层208的过程中被消耗而失去保护作用。

在本实施例中，在形成第一应力层207之前，在第一区域I的栅极结构 203两侧的衬底200内形成第一凹槽；在所述第一凹槽内形成第一应力层207。

所述第一应力层207侧壁与鳍部211的顶部表面呈“Σ”形，且所述第一应力层207的侧壁上具有向栅极结构203底部延伸的顶角，使得所述第一应力层207到PMOS晶体管的沟道区距离更近，所述第一应力层207能够向沟道区提供更大的应力。

所述第一应力层207的具体形成步骤包括：以所述第一掩膜层208为掩膜，采用各向异性的干法刻蚀工艺在所述栅极结构203两侧的鳍部211内形成凹槽；采用各向异性的湿法刻蚀工艺刻蚀所述凹槽的内壁，使所述凹槽的侧壁与鳍部211顶部表面呈“Σ”形；在所述各向异性的湿法刻蚀工艺之后，以所述第一掩膜层208为掩膜，采用选择性外延沉积工艺在所述凹槽内形成第一应力层207。

其中，所述各向异性的干法刻蚀工艺为：刻蚀气体包括氯气、溴化氢或氯气和溴化氢的混合气体，溴化氢的流量为200标准毫升每分钟～800标准毫升每分钟，氯气的流量为20标准毫升每分钟～100标准毫升每分钟，惰性气体的流量为50标准毫升每分钟～1000标准毫升每分钟，刻蚀腔室的压力为2毫托～200毫托，刻蚀时间为15秒～60秒。

所述各向异性的湿法刻蚀工艺为：刻蚀液包括碱性溶液，所述碱性溶液为氢氧化钾(KOH)、氢氧化钠(NaOH)、氢氧化锂(LiOH)、氨水(NH₄OH)或四甲基氢氧化铵(TMAH)中的一种或多种组合。

所述第一应力层207的形成工艺为选择性外延沉积工艺；所述选择性外延沉积工艺包括：温度为500摄氏度～800摄氏度，气压为1托～100托，工艺气体包括硅源气体(SiH₄或SiH₂Cl₂)和锗源气体(GeH₄)，所述硅源气体或锗源气体的流量为1标准毫升/分钟～1000标准毫升/分钟，所述工艺气体还包括HCl和H₂，所述HCl的流量为1标准毫升/分钟～1000标准毫升/分钟，H₂的流量为0.1标准升/分钟～50标准升/分钟。

在所述选择性外延沉积工艺中，能够采用原位掺杂工艺在所述第一应力层207内掺杂P型离子。

在另一实施例中，所述第一应力层形成于衬底表面，即所述第一应力层 形成于鳍部的顶部和部分侧壁表面。

请参考图7，在所述第一应力层207内掺杂第二类型离子。

在本实施例中，所述第一区域I用于形成PMOS晶体管，在所述第一应力层207内掺杂的第二类型离子为P型离子。

本实施例中，以所述第一掩膜层208为掩膜，采用第二注入工艺在所述第一区域I的栅极结构203两侧的第一应力层207内掺杂第二类型离子。所述第二注入工艺用于在第一区域I的栅极结构203两侧的第一应力层207和鳍部211内形成源区和漏区。

所述第二注入工艺的参数包括：注入离子包括硼离子，能量为1KeV～3Kev，剂量为5.0E14atoms/cm²～3.0E15atoms/cm²，注入角度为0度～7度，所述注入角度为注入方向与鳍部顶部表面法线之间的夹角。

在另一实施例中，在第一区域形成第一应力层之后，再于第二区域形成第二应力层。

所述第一应力层的形成步骤包括：在所述衬底表面形成第一掩膜层，所述第一掩膜层暴露出第一区域的衬底和栅极结构；以所述第一掩膜层为掩膜，采用选择性外延生长工艺在所述第一区域的栅极结构两侧形成第一应力层。

所述第二应力层的形成步骤包括：在所述衬底和第一掩膜层表面形成第二掩膜材料膜；刻蚀第二区域的第二掩膜材料膜和第一掩膜层，形成第二掩膜层，所述第一掩膜层和第二掩膜层暴露出第二区域的衬底和栅极结构；以所述第二掩膜层为掩膜，采用选择性外延生长工艺在所述第二区域的栅极结构两侧形成第二应力层。

在形成所述第二应力层之后，采用第一注入工艺在所述第二区域和第三区域的栅极结构两侧掺杂第一类型离子，在所述第二应力层内掺杂第一类型离子，并在第三区域形成容变掺杂区；在形成所述第二应力层之后，采用第二注入工艺在所述第一区域的栅极结构两侧掺杂第二类型离子，在所述第一应力层内掺杂第二类型离子。

综上，本实施例中，所述第一区域和第二区域用于形成类型不同的晶体 管，而所述第三区域用于形成可变电容。在第一区域的衬底内形成第一应力层，并在所述第一应力层内掺杂第二类型离子；在第二区域的衬底内形成第二应力层，并在所述第二应力层内掺杂第一类型离子。所述第一应力层用于提高第一区域晶体管的沟道区的应力，所述第二应力层用于提高第二区域晶体管的沟道区的应力，以此减少第一区域和第二区域的晶体管沟道区的漏电流。另一方面，所述第三区域的栅极结构两侧的衬底内分别形成容变掺杂区，由于所述容变掺杂区位于所述衬底内，即所述容变掺杂区的表面不高于衬底表面，则所述容变掺杂区不会与栅极结构之间产生寄生电容，有利于提高可变电容的电容变化范围，从而提高可变电容的品质因数，提高可变电容的可靠性。

而且，在以第三掩膜层为掩膜形成第二应力层之后，采用第一注入工艺在第三区域的栅极结构两侧形成容变掺杂区，之后再于第一区域形成第一应力层。在形成容变掺杂区时，所述第三掩膜层能够在第一离子注入工艺时，保护衬底表面免受损伤。而且，由于第三区域表面仅具有第三掩膜层覆盖，所述第三掩膜层的厚度不会过厚，则所述第一离子注入工艺不会受到第三掩膜层的妨碍，能够使所述离子注入工艺在衬底内的注入深度较深，使得第三区域形成的可变电容的性能更佳。

相应的，本发明还提供一种采用上述方法所形成的半导体结构，请继续参考图7，包括：

衬底200，所述衬底200包括第一区域I、第二区域II和第三区域III，所述第一区域I和第三区域III的衬底200内具有第一类型阱区201，所述第二区域II的衬底200内具有第二类型阱区202，所述第一区域I、第二区域II和第三区域III的衬底200表面分别具有栅极结构203；

分别位于所述第一区域I的栅极结构203两侧的衬底200内的第一应力层207，所述第一应力层207内掺杂有第二类型离子；

分别位于所述第二区域II的栅极结构203两侧的衬底200内的第二应力层204，所述第二应力层204内掺杂有第一类型离子；

分别位于所述第三区域III的栅极结构203两侧的衬底200内的容变掺杂 区206。

以下将结合附图进行说明。

在本实施例中，所述第一区域I具有PMOS晶体管，所述第二区域II具有NMOS晶体管，所述第三区域III具有可变电容。所述第一类型阱区201内掺杂有N型离子；所述第二类型阱区202内掺杂有P型离子。

在本实施例中，所述第三区域III的可变电容为累积型MOS管可变电容，因此所述第三区域III的衬底200内具有第一类型阱区201，即N型阱区，且所述第三区域III具有NMOS晶体管。在另一实施例中，所述第三区域的可变电容为普通MOS管可变电容，所述第三区域内具有N型阱区，且第三区域内具有PMOS晶体管。在其它实施例中，所述第三区域的可变电容为反型MOS管可变电容，所述第三区域内具有P型阱区，且第三区域内具有NMOS晶体管。

在本实施例中，在所述第一区域I和第二区域II的晶体管、以及在第三区域III的MOS管可变电容均基于鳍式场效应晶体管的结构。所述衬底200包括：基底210、位于基底210表面的鳍部211、以及位于基底210表面的隔离层212，所述隔离层212覆盖鳍部211的部分侧壁表面。所述栅极结构203横跨于所述鳍部211表面，且所述栅极结构203覆盖所述鳍部211的部分侧壁和顶部表面。

在其它实施例中，所述在所述第一区域I和第二区域II的晶体管、以及在第三区域III的MOS管可变电容均为平面晶体管。所述衬底为平面基底；所述平面基底为硅衬底、硅锗衬底、碳化硅衬底、绝缘体上硅衬底、绝缘体上锗衬底、玻璃衬底或III-V族化合物衬底，例如氮化镓衬底或砷化镓衬底等

在本实施例中，所述鳍部211顶部的宽度尺寸为13纳米～15纳米，例如14纳米；所述伪栅极结构203沿所述鳍部211顶部的宽度方向横跨于所述鳍部211表面。

所述隔离层212用于隔离相邻的鳍部211。所述隔离层212的材料为氧化硅、氮化硅、氮氧化硅、低K介质材料(介电常数大于或等于2.5、小于3.9)、超低K介质材料(介电常数小于2.5)中的一种或多种组合。本实施例中，所 述隔离层212的材料为氧化硅。

所述栅极结构203包括栅极层230以及位于栅极层230侧壁表面的偏移侧墙231。在本实施例中，所述栅极层230和鳍部211之间还具有栅介质层232。所述栅极层230的材料为多晶硅；所述栅介质层232的材料为氧化硅；所述偏移侧墙231的材料为氧化硅、氮化硅、氮氧化硅中的一种或多种。在其它实施例中，所述栅极层还能够直接覆盖于鳍部的侧壁和顶部表面。

在本实施例中，所述第二区域II具有NMOS晶体管，所述第二区域II的第二应力层204材料为碳化硅(SiC)，所述第二应力层204侧壁垂直于鳍部211的顶部表面。

在本实施例中，所述容变掺杂区206即第三区域III的NMOS晶体管的源区和漏区，则所述容变掺杂区206内具有第一类型离子，而所掺杂的第一类型离子为N型离子。所述容变掺杂区206的底部到鳍部211顶部的距离为500埃～1000埃。

在本实施例中，所述第一区域I具有PMOS晶体管，所述第一区域I的第一应力层207材料为硅锗(SiGe)。所述第一应力层207侧壁与鳍部211的顶部表面呈“Σ”形，且所述第一应力层207的侧壁上具有向栅极结构203底部延伸的顶角。

在本实施例中，所述第一区域I具有PMOS晶体管，在所述第一应力层207内掺杂的第二类型离子为P型离子。

综上，本实施例中，所述第一区域和第二区域具有类型不同的晶体管，而所述第三区域具有可变电容。所述第一区域的衬底内具有第一应力层，且所述第一应力层内掺杂有第二类型离子；所述第二区域的衬底内具有第二应力层，且所述第二应力层内掺杂第一类型离子。所述第一应力层用于提高第一区域晶体管的沟道区的应力，所述第二应力层用于提高第二区域晶体管的沟道区的应力，以此减少第一区域和第二区域的晶体管沟道区的漏电流。另一方面，所述第三区域的栅极结构两侧的衬底内分别具有容变掺杂区，由于所述容变掺杂区位于所述衬底内，即所述容变掺杂区的表面不高于衬底表面，则所述容变掺杂区不会与栅极结构之间产生寄生电容，有利于提高可变电容 的电容变化范围，从而提高可变电容的品质因数，提高可变电容的可靠性。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。