本发明是有关于一种半导体结构，特别是有关于一种用以释放静电放电(ESD)电流的半导体结构。
背景技术：
集成电路的ESD事件，指的是具有高电压的静电电荷，透过集成电路芯片的释放过程。释放静电电荷的瞬间能量相当的可观，如果没有善加处理，往往会造成集成电路的烧毁。
技术实现要素：
本发明提供一种半导体结构，用以释放一静电放电电流，并包括一衬底、一第一掩埋层、一第二掩埋层、一第一阱、一第二阱、一第一掺杂区、一沟渠式栅极以及一第二掺杂区。衬底具有一第一导电型态。第一掩埋层形成在衬底之上，并具有一第二导电型态。第二掩埋层形成在衬底之上，并具有第三导电型态。第一阱形成在第一掩埋层之上，并具有第二导电型态。第二阱形成在第二掩埋层之上，重叠部分第一掩埋层，并具有第三导电型态。第一掺杂区形成在第一阱之中，并具有第三导电型态。沟渠式栅极延伸进入第二阱以及第一掩埋层。第二掺杂区形成在第二阱之中，接触沟渠式栅极，并具有第二导电型态。
本发明提供一种半导体结构，其中所述第一导电型态为P型，所述第二导电型态为N型，所述第三导电型态为P型。
本发明提供一种半导体结构，其中所述第一导电型态为N型，所述第二导电型态为N型，所述第三导电型态为P型。
本发明提供一种半导体结构，其中所述第一导电型态为N型，所述第二导电型态为P型，所述第三导电型态为N型。
本发明提供一种半导体结构，其中所述第一掩埋层的浓度高于所述第一阱，所述第二掩埋层的浓度高于所述第二阱。
本发明提供一种半导体结构，其中所述半导体结构更包括：
一第三掺杂区，形成在所述第二阱之中，接触所述沟渠式栅极，并具有所述第二导电型态。
本发明提供一种半导体结构，其中所述第二掺杂区接触所述沟渠式栅极的一第一侧壁，所述第三掺杂区接触所述沟渠式栅极的一第二侧壁，所述第一侧壁相对于所述第二侧壁。
本发明提供一种半导体结构，其中所述沟渠式栅极并未穿透所述第一掩埋层。
本发明提供一种半导体结构，其中所述第一掩埋层与所述第二掩埋层之间具有一空隙。
本发明提供一种半导体结构，其中所述半导体结构更包括：
一第四掺杂区，形成在所述第一阱之中，并具有所述第二导电型态，其中所述第一及第四掺杂区耦接一第一金属导线；
一第五掺杂区，形成在所述第二阱之中，并具有所述第三导电型态，其中所述第一掺杂区、所述沟渠式栅极与所述第五掺杂区耦接一第二金属导线。
为让本发明的特征和优点能更明显易懂，下文特举出较佳实施例，并配合所附图式，作详细说明如下：
附图说明
图1-图3为本发明的半导体结构的可能示意图。
图4为本发明的半导体结构的形成方法示意图。
标号说明
100、300 半导体结构；
110 衬底；
121、122 掩埋层；
131、132 阱；
140 沟渠式栅极；
141、142 侧壁；
151～155 掺杂区；
GA 空隙；
S410、S420、S430、S440、S450、S460、S470、S480 步骤。
具体实施方式
图1为本发明的半导体结构示意图。如图所示，半导体结构100包括一衬底110、掩埋层(buried layer)121、122、阱131、132、一沟渠式栅极(trench gate)140、掺杂区151与152。本发明并不限定衬底110的导电型态。在一可能实施例中，衬底110的导电型态为N型或P型。
掩埋层121与122形成在衬底110之上。在一可能实施例中，掩埋层121与122的导电型态并不相同。举例而言，当掩埋层121的导电型态为N型或P型时，掩埋层122的导电型态为P型或N型。在本实施例中，掩埋层121与122之间具有一空隙GA，但并非用以限制本发明。在其它实施例中，掩埋层121与122之间不具有空隙，而是直接接触在一起。
阱131形成在掩埋层121之上。在一可能实施例中，阱131与掩埋层121具有相同型态的掺杂物，如均为N型或P型。在本实施例中，掩埋层121的掺杂浓度高于阱131的掺杂浓度，故可降低阱131的等效阻抗。
阱132形成在掩埋层122之上，并重叠部分的掩埋层121。在一可能实施例中，阱132与掩埋层122具有相同型态的掺杂物。在本实施例中，掩埋层122的掺杂浓度高于阱132的掺杂浓度，故可降低阱132的等效阻抗。
沟渠式栅极140延伸进入阱132与掩埋层121。如图所示，沟渠式栅极140穿透阱132，但并未穿透掩埋层121。在另一可能实施例中，沟渠式栅极140穿透阱132与掩埋层121。
掺杂区151形成在阱131之中。在一可能实施例中，掺杂区151的导电型态不同于阱131的导电型态。举例而言，当掺杂区151的导电型态为N型或P型时，阱131的导电型态为P型或N型。在其它实施例中，掺杂区151的导电型态等同于掩埋层122的导电型态，如均为N型或P型。在一些实施例中，掺杂区151的掺杂浓度可能高于或低于掩埋层122的掺杂浓度。
掺杂区152形成在阱132之中并接触沟渠式栅极140。在一可能实施例中，掺杂区152的导电型态不同于阱132的导电型态。举例而言，当掺杂区152的导电型态为N型或P型时，阱132的导电型态为P型或N型。在其它实施例中，掺杂区152的导电型态等同于掩埋层121的导电型态，如均为N型或P型。在一些实施例中，掺杂区152的掺杂浓度可能高于或低于掩埋层121的掺杂浓度。
在一可能实施例中，衬底110的导电型态为P型。在此例中，掩埋层121、阱131以及掺杂区152的导电型态均为N型，而掩埋层122、阱132以及掺杂区151的导电型态均为P型，但并非用以限制本发明。在其它实施例中，当衬底110的导电型态为P型时，掩埋层121、阱131以及掺杂区152的导电型态均为P型，而掩埋层122、阱132以及掺杂区151的导电型态均为N型。在另一可能实施例中，当衬底110的导电型态为N型时，掩埋层121、阱131以及掺杂区152的导电型态均为N型，而掩埋层122、阱132以及掺杂区151的导电型态均为P型。
图2为本发明的半导体结构的另一可能实施例。图2相似图1，不同之处在于图2多了掺杂区153。如图所示，掺杂区153形成在阱132之中，并接触沟渠式栅极140的侧壁141。在此例中，掺杂区152接触沟渠式栅极140的侧壁142。侧壁141相对于侧壁142。在本实施例中，掺杂区153与152具有相同的导电型态。在一可能实施例中，掺杂区153的掺杂浓度高于或低于掩埋层121的掺杂浓度。
图3为本发明的半导体结构的另一可能实施例。图3相似图2，不同之处在于图3多了掺杂区154以及155。在本实施例中，掺杂区154的导电型态与阱131相同，用以作为阱131的电接触端。另外，掺杂区155的导电型态与阱132相同，用以作为阱132的电接触端。
如图所示，掺杂区154与151耦接金属导线P1，掺杂区153、152、155以及沟渠式栅极140耦接金属导线P2。为方便说明，以下将以衬底110的导电型态为P型，掩埋层121、阱131、掺杂区152、153、154的导电型态均为N型，而掩埋层122、阱132、掺杂区151、155的导电型态均为P型为例。如图所示，掺杂区151、阱131与衬底110构成一pnp晶体管Q1。符号RN代表阱131的等效阻值。另外，掺杂区152、阱132与掩埋层121构成一npn晶体管Q2。符号RP代表阱132的等效阻值。掺杂区152、阱132与掩埋层121同时也构成一N型晶体管Q3。掺杂区153、阱132与掩埋层121构成另一N型晶体管Q4。
在本实施例中，半导体结构300为一低电压触发硅控整流器(Low Voltage Trigger Silicon Controlled Rectifier；LVTSCR)，用以在ESD事件发生时，快速地释放ESD电流。举例而言，当一正电压ESD事件发生于金属导线P1，并且金属导线P2耦接至地时，晶体管Q1～Q4均导通，用以释放ESD电流。由于晶体管Q3与Q4提供两放电路径，故可快速地释放ESD电流。再者，假设，在正常操作下(无ESD事件)，金属导线P1与P2分别接收到两操作电压(如Vcc与GND)，由于阱131与132具有较小的等效阻值，故可提高LVTSCR的维持电压(holding voltage)，以避免LVTSCR不小心被触发。另外，通过控制沟渠式栅极140的延伸长度，亦可调整LVTSCR的维持电压。
图4为本发明的半导体结构的形成方法。在本实施例中，通过图4所示的形成方法，可形成一LVTSCR元件，用以释放ESD电流。首先，形成一衬底(步骤S410)。本发明并不限定衬底的导电型态。在一可能实施例中，衬底的导电型态为P型或N型。
形成一第一掩埋层在衬底之上(步骤S420)，再形成一第二掩埋层在衬底之上(步骤S430)。在本实施例中，第一掩埋层并未接触第二掩埋层，也就是说第一与第二掩埋层之间具有一空隙，但并非用以限制本发明。在其它实施例中，第一掩埋层接触第二掩埋层。
本发明并不限定第一及第二掩埋层的导电型态。在本实施例中，第一掩埋层的导电型态不同于第二掩埋层的导电型态。举例而言，当第一掩埋层的导电型态为N型或P型时，第二掩埋层的导电型态为P型或N型。另外，本发明并不限定步骤S420与S430的顺序。在另一可能实施例中，步骤S430早于步骤S420。
接着，在第一掩埋层之上形成一第一阱(步骤S440)，并在第二掩埋层之上形成一第二阱(步骤S450)。在一可能施例中，第一阱的导电型态等同于的第一掩埋层的导电型态，而第二阱的导电型态等同于的第二掩埋层的导电型态。在本实施例中，第一掩埋层的掺杂浓度高于第一阱的掺杂浓度，因此，第一阱具有较小的等效阻值。另外，第二掩埋层的掺杂浓度也高于第二阱的掺杂浓度，因此，第二阱也具有较小的等效阻值。由于第一及第二阱具有较小的等效阻值，故可增加LVTSCR的维持电压，以避免在正常操作(无ESD事件)时，误触发LVTSCR。另外，在其它实施例中，步骤S450早于步骤S440。
在其它实施例中，在执行步骤440之前，先在第一及第二掩埋层上形成一外延层(epitaxial layer)，以便后续的第一及第二阱形成在外延层上。在一可能实施例中，外延层具有P型导电型态，但并非用以限制本发明。
接着，形成一沟渠式栅极(步骤S460)。在本实施例中，沟渠式栅极往第二阱延伸进入第一掩埋层。在一可能实施例中，沟渠式栅极穿透第二阱，并未穿透第一掩埋层。在另一可能实施例中，沟渠式栅极穿透第二阱与第一掩埋层。在其它实施例中，通过增加沟渠式栅极的延伸长度，亦可增加LVTSCR的维持电压。
在第一阱中形成第一掺杂区(步骤S470)。在本实施例中，第一掺杂区的导电型态等同于第二阱的导电型态。在一可能实施例中，第一掺杂区的浓度高于第二阱的掺杂浓度。在一些实施例中，第一掺杂区的浓度高于或低于第二掩埋层的浓度。
在第二阱中形成第二掺杂区(步骤S480)。在本实施例中，第二掺杂区接触沟渠式栅极的一侧壁。第二掺杂区的导电型态等同于第一阱的导电型态。在一可能实施例中，第二掺杂区的浓度高于第一阱的掺杂浓度。在一些实施例中，第二掺杂区的浓度高于或低于第一掩埋层的浓度。在另一可能实施例中，步骤S480是在第二阱中形成两掺杂区，两掺杂区分别接触沟渠式栅极的两侧壁。在此例中，两掺杂区具有同导电型态，并具有相同的浓度，用以提供两放电路径，用以释放ESD电流。
本发明并不限定步骤S470与S480的顺序。在另一可能实施例中，步骤S480是早于步骤S470。在其它实施例中，在步骤S480后，分别在第一及第二阱中各自形成一掺杂区，作为第一及第二阱的电接触端。
然后，再进行其它相对应的金属化工艺(metallization)。在一可能实施例中，在金属化工艺后，第二掺杂区电连接第一阱的电接触端，并耦接至一第一金属导线。另外，第一掺杂区与沟渠式栅极电连接第二阱的电接触端，并耦接至一第二金属导线。当ESD事件发生在第一金属导线，并且第二金属导线耦接至地时，ESD电流可从第二掺杂区，流经第一阱、第一掩埋层、第二阱、第一掺杂区释放至地。
由于第一及第二阱分别形成在第一及第二掩埋层之上，并且第一及第二掩埋层的浓度高于第一及第二阱的浓度，故可减少第一及第二阱的等效阻值，进而增加LVTSCR的维持电压。再者，通过控制沟渠式栅极的延伸长度，亦可控制LVTSCR的维持电压。当LVTSCR的维持电压被提高时，便可避免在正常操作下(无ESD事件发生)，LVTSCR被误触发，进而影响正常操作。
除非另作定义，在此所有词汇(包含技术与科学词汇)均属本发明所属技术领域中具有通常知识者的一般理解。此外，除非明白表示，词汇于一般字典中的定义应解释为与其相关技术领域的文章中意义一致，而不应解释为理想状态或过分正式的语态。
虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视前面的申请专利范围所界定者为准。