半导体装置和制造半导体装置的方法与流程

技术领域

本发明构思总体上涉及半导体装置，更具体地涉及高度集成的半导体装置和制造半导体装置的方法。

背景技术：

半导体装置的集成提高，与半导体装置的组件有关的设计限制已经减小。在制造具有高集成度的微图案化的半导体装置的过程中，会需要形成超出光刻装置的分辨率限值的具有微线宽的图案。此外，会需要这样的技术，所述技术允许使用以数量减少的光刻工艺和掩模层形成工艺的应用为特征的简化工艺，来形成具有彼此相同的微线宽和不同的节距的图案。另外，还会需要包括具有微线宽的此类有源图案的半导体装置。

技术实现要素：

本发明构思的一些实施例提供使用简化的工艺来制造半导体装置的方法以及使用该方法制造的半导体装置，所述方法允许形成具有彼此基本相同微线宽和各种节距的有源图案。

本发明构思的其它实施例提供制造半导体装置的方法，其包括：在基底上顺序地堆叠硬掩模层、第一牺牲层和第二牺牲层；通过蚀刻第二牺牲层在第一牺牲层上形成第一芯轴；在第一芯轴的侧壁上形成第一间隔件；形成设置在去除第一芯轴的区域之外的光致抗蚀剂图案，其中，所述光致抗蚀剂图案与第一间隔件隔开并且具有比第一间隔件的线宽大的线宽；通过使用第一间隔件和光致抗蚀剂图案作为各自的蚀刻掩模蚀刻第一牺牲层来形成第二芯轴和第三芯轴；在第二芯轴的侧壁上形成第二间隔件并在第三芯轴的侧壁上形成第三间隔件；通过使用第二间隔件和第三间隔件作为各自的蚀刻掩摸蚀刻硬掩模层和基底的至少一部分来形成具有第一节距的第一有源图案和具有比第一节距大的第二节距的第二有源图案；以及形成装置隔离层，以使第一有源图案和第二有源图案的上部分突出。

在其它实施例中，第一节距可以为30nm至35nm的范围，第二节距可以为40nm至50nm的范围。

在一些实施例中，所述方法还可以包括：在形成第二间隔件和第三间隔件之后去除第二芯轴和第三芯轴，从而可以以线性形式保留具有不同节距的第二间隔件和第三间隔件。

在其它实施例中，第二间隔件的节距可以通过第一间隔件的线宽来确定，第三间隔件的节距可以通过光致抗蚀剂图案的线宽来确定。

在其它实施例中，第三间隔件的节距可以大于第二间隔件的节距。

在一些实施例中，在第一芯轴的侧壁上形成第一间隔件的步骤可以包括：形成共形地覆盖第一芯轴的第一间隔件材料层；以及回蚀刻第一间隔件材料层。

在其它实施例中，在第二芯轴和第三芯轴的侧壁上形成第二间隔件和第三间隔件的步骤可以包括：形成共形地覆盖第二芯轴和第三芯轴的第二间隔件材料层；以及回蚀刻第二间隔件材料层。

在其它实施例中，第一牺牲层和第二牺牲层可以包括多晶硅、非晶硅和旋涂硬掩模(SOH)中的至少一种。

在一些实施例中，硬掩模层可以包括多晶硅、氧化硅和氮化硅中的至少一种。

本发明构思的其它实施例提供制造半导体装置的方法，其包括：在基底上顺序地堆叠硬掩模层、第一牺牲层和第二牺牲层；通过使用在第二牺牲层上形成的第一光致抗蚀剂图案作为蚀刻掩模蚀刻第二牺牲层来形成第一芯轴；在第一芯轴的侧壁上形成第一间隔件；形成设置在已经去除第一芯轴的区域中的第二光致抗蚀剂图案，其中，第二光致抗蚀剂图案与第一间隔件隔开并且具有比第一间隔件的线宽大的线宽；通过使用第一间隔件和第二光致抗蚀剂图案作为各自的蚀刻掩模蚀刻第一牺牲层来形成具有不同线宽的第二芯轴和第三芯轴；在第二芯轴的侧壁上形成第二间隔件并且在第三芯轴的侧壁上形成第三间隔件；通过使用具有不同节距的第二间隔件和第三间隔件作为各自的蚀刻掩摸蚀刻硬掩模层来形成硬掩模图案；通过使用硬掩模图案作为蚀刻掩模蚀刻基底来形成具有第一节距的第一有源图案和具有大于第一节距的第二节距的第二有源图案；以及形成装置隔离层，以使第一有源图案和第二有源图案的上部分突出。

在其它实施例中，第一节距可以为30nm至35nm的范围，第二节距可以为40nm至50nm的范围。

在一些实施例中，第二光致抗蚀剂图案和与第二光致抗蚀剂图案相邻的第一间隔件之间的距离可以基本上彼此相同。

在其它实施例中，第三芯轴的线宽可以大于第二芯轴的线宽。

在其它实施例中，制造半导体装置的方法还可以包括：在形成第二间隔件和第三间隔件之后去除第二芯轴和第三芯轴，从而可以以线性形式保留具有不同节距的第二间隔件和第三间隔件。

在一些实施例中，第二间隔件的节距可以通过第一间隔件的线宽来确定，第三间隔件的节距可以通过第二光致抗蚀剂图案的线宽来确定。

在其它实施例中，第三间隔件的节距可以大于第二间隔件的节距。

本发明构思的其它实施例提供制造半导体装置的方法，其包括：在具有第一区域和第二区域的基底上顺序地堆叠硬掩模层、第一牺牲层和第二牺牲层；在第一区域中的第二牺牲层上形成第一光致抗蚀剂图案；通过使用第一光致抗蚀剂图案作为蚀刻掩模蚀刻第二牺牲层在第一区域中的第一牺牲层上形成第一芯轴；在第一区域中的第一芯轴的侧壁上形成第一间隔件；在第一区域中的第一牺牲层上形成第二光致抗蚀剂图案，第二光致抗蚀剂图案与第一间隔件隔开并且设置在已经去除第一芯轴的区域之外；在第二区域中的第一牺牲层上形成具有不同线宽的第三光致抗蚀剂图案和第四光致抗蚀剂图案；通过使用第一间隔件和第二光致抗蚀剂图案作为各自的蚀刻掩模蚀刻第一牺牲层在第一区域中形成第二芯轴和第三芯轴；以及通过使用第三光致抗蚀剂图案和第四光致抗蚀剂图案作为各自的蚀刻掩模蚀刻第一牺牲层在第二区域中形成第四芯轴和第五芯轴；在第二芯轴至第五芯轴的侧壁上形成第二间隔件至第五间隔件；通过使用第二间隔件至第五间隔件作为各自的蚀刻掩模蚀刻硬掩模层和基底的至少一部分在第一区域中形成具有第一节距的第一有源图案、在第一区域中形成具有大于第一节距的第二节距的第二有源图案、在第二区域中形成具有第三节距的第三有源图案以及在第二区域中形成具有大于第三节距的第四节距的第四有源图案；以及形成装置隔离层，以使第一有源图案至第四有源图案的上部分可以突出。这里，第二光致抗蚀剂图案至第四光致抗蚀剂图案中的每个的线宽可以大于第一间隔件的线宽，第四光致抗蚀剂图案的线宽可以大于第二光致抗蚀剂图案和第三光致抗蚀剂图案中的每个的线宽。

在一些实施例中，第二光致抗蚀剂图案和与第二光致抗蚀剂图案相邻设置的第一间隔件的距离可以小于第三光致抗蚀剂图案和第四光致抗蚀剂图案之间的距离。

在其它实施例中，在形成第一芯轴的步骤中，可以从第二区域完全地去除第二牺牲层。

在其它实施例中，制造半导体装置的方法还可以包括：在形成第二至第五间隔件之后去除第二至第五芯轴，使得具有不同节距的第二间隔件和第三间隔件可以以线性形式保留在第一区域中，并且具有不同节距的第四间隔件和第五间隔件可以以线性形式保留在第二区域中。

在一些实施例中，第二间隔件的节距可以通过第一间隔件的线宽来确定，第三至第五间隔件的节距可以分别通过第二至第四光致抗蚀剂图案的线宽来确定。

在其它实施例中，第一区域可以是逻辑区，第二区域可以是静态随机存取存储器(SRAM)区。

本发明构思的其它实施例提供半导体装置，其包括基底、设置在基底上的装置隔离层以及在装置隔离层上方突出并且具有相同线宽和不同节距的第一有源图案和第二有源图案。这里，第一有源图案可以设置为具有范围为30nm至35nm的第一节距，第二有源图案可以设置为具有大于第一节距的第二节距。

在一些实施例中，第二节距可以为40nm至50nm的范围。

在其它实施例中，第一有源图案和第二有源图案可以彼此相邻地设置，第一有源图案和与第一有源图案相邻设置的第二有源图案之间的距离可以与第一有源图案之间的距离基本上相同。

在其它实施例中，第一有源图案和第二有源图案可以彼此相邻地设置，第一有源图案和与第一有源图案相邻设置的第二有源图案之间的距离可以大于第一有源图案之间的距离。

在一些实施例中，第一有源图案可以使用四重图案化技术(QPT)来形成，第二有源图案可以使用双重图案化技术(DPT)来形成。

在其它实施例中，半导体装置还可以包括：栅电极，设置为覆盖在装置隔离层上方突出的有源图案并与其交叉；栅极间隔件，设置在栅电极的两个侧壁上；栅极绝缘层，设置在栅电极和有源图案之间以及栅电极和栅极间隔件之间；以及源极/漏极区，在栅电极的两侧形成在有源图案中。

在其它实施例中，栅电极可以包括至少一个逸出功控制膜和至少一种栅极金属。

在一些实施例中，栅极绝缘层可以包括具有比氧化硅膜的介电常数高的介电常数的绝缘材料。

附图说明

根据以下结合附图考虑的详细描述，本发明构思的上述以及其他方面、特征和优势将被更清楚地理解，其中：

图1是示出使用根据本发明构思的一些实施例的方法制造的半导体装置的图案的平面图。

图2A至图2J是示出根据本发明构思的一些实施例的制造半导体装置中的处理步骤的剖视图。

图3是示出使用根据本发明构思的一些实施例的方法制造的半导体装置的图案的平面图。

图4A至图4J是示出根据本发明构思的一些实施例的制造半导体装置中的处理步骤的剖视图。

图5是示出使用根据本发明构思的一些实施例的方法制造的半导体装置的图案的平面图。

图6A至图6J是示出根据本发明构思的一些实施例的制造半导体装置中的处理步骤的剖视图。

图7是根据本发明构思的一些实施例的半导体装置的电路图。

图8是根据本发明构思的一些实施例的图7的半导体装置的布局图。

图9A至图9F是示出根据本发明构思的一些实施例的制造半导体装置中的处理步骤的剖视图。

图10是根据本发明构思的一些实施例的半导体装置的电路图。

图11是根据本发明构思的一些实施例的图10的半导体装置的布局图。

图12A至图12F是示出根据本发明构思的一些实施例的制造半导体装置中的处理步骤的剖视图。

图13是示出包括根据本发明构思的一些实施例的半导体装置的存储装置的框图。

图14是示出包括根据本发明构思的一些实施例的半导体装置的电子装置的框图。

图15是示出包括根据本发明构思的一些实施例的半导体装置的系统的示意图。

具体实施方式

通过下面对实施例的详细描述和附图，可以更容易地明白本发明构思的优点和特点及实现其的方法。然而，本发明构思可以以许多不同的形式实施，并且不应被解释为局限于在此阐述的实施例。更恰当地，提供这些实施例，使得本公开将是彻底的和完整的，并向本领域技术人员充分地传达本发明构思的概念，并且本发明构思将仅由所附权利要求来限定，同样的附图标记在整个说明书中指同样的元件。

这里使用的术语仅是为了描述特定实施例的目的，而不意图限制本发明构思。如这里所使用的，除非上下文另外明确指出，否则单数形式的“一个(种)”和“所述(该)”也意图包括复数形式。还将理解的是，当在本说明书中使用术语“包含”和/或“包括”时，说明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或更多个其它特征、整体、步骤、操作、元件、组件和/或它们的组。

将理解的是，当元件或层被称作“在”另一元件或层“上”、“连接到”或“结合到”另一元件或层时，该元件或层可以直接在另一元件或层上、直接结合到或直接连接到另一元件或层，或者可以存在中间元件或中间层。相反，当元件被称作“直接在”另一元件或层“上”、“直接连接到”或“直接结合到”另一元件或层时，不存在中间元件或中间层。如在这里使用的，术语“和/或”包括一个或更多个相关所列的项目的任意组合和所有组合。

将理解的是，尽管在这里可使用术语第一、第二等来描述不同的元件、组件、区域、层和/或部分，但是这些元件、组件、区域、层和/或部分不应受这些术语的限制。这些术语仅是用来将一个元件、组件、区域、层或部分与另一个元件、组件、区域、层或部分区分开来。因此，在不脱离本发明构思的教导的情况下，下面讨论的第一元件、组件、区域、层或部分可被命名为第二元件、组件、区域、层或部分。

为了便于描述，在这里可使用空间相对术语，如“在…下面”、“在…下方”、“下”、“在…上面”、“上”等来描述如图中所示的一个元件或特征与其它元件或特征的关系。将理解的是，空间相对术语意在包含除了在附图中描述的方位之外的装置在使用或操作中的不同方位。例如，如果在附图中装置被翻转，则描述为在其它元件或特征“下方”或“下面”的元件随后将被定位为“在”其它元件或特征“上面”。因此，示例性术语“在…下方”可包括“在…上方”和“在…下方”两种方位。所述装置可被另外定位(旋转90度或者在其它方位)，相应地解释这里使用的空间相对描述语。

在此参照作为理想实施例(以及中间结构)的示意图的剖视图来描述实施例。这样，预计这些图形的形状出现由例如制造技术和/或公差而引起的变化。因此，这些实施例不应该被解释为局限于在此示出的区域的具体形状，而是包括例如由制造导致的形状变形。例如，示出为矩形的注入区域在其边缘通常具有倒圆或曲线的特征和/或注入浓度的梯度，而不是从注入区域到非注入区域的二元变化。同样地，通过注入形成的埋区可导致在埋区和通过其发生注入的表面之间的区域中出现一定程度的注入。因此，在图中示出的区域实际上是示意性的，它们的形状并不意图示出装置的区域的实际形状，且不意图限制本发明构思的范围。

除非另有定义，否则这里使用的所有术语(包括技术术语和科学术语)具有与本发明所属领域的普通技术人员所通常理解的意思相同的意思。将进一步理解，除非这里明确定义，否则术语(例如在通用的字典中定义的术语)应该被解释为具有与相关领域的上下文中它们的意思一致的意思，而不是理想地或者过于形式化地解释它们的意思。

参照图1，将讨论根据本发明构思的一些实施例的使用制造半导体装置的方法制造的半导体装置的图案的平面图。如图1所示，具有相同线宽和不同节距的有源图案10、15和20能够以线性形式形成在基底上。装置隔离层103可以填充有源图案10、15和20之间的区域。装置隔离层103可以将有源图案10、15和20之间的区域填充至预定高度，有源图案10、15和20的上部分可以在装置隔离层103上方突出。有源图案10、15和20的线宽可以与商业化的光刻装置的分辨率限值相同或更小。有源图案可以包括具有第一节距P1的第一有源图案10和20以及具有第二节距P2并且与第一有源图案10和20相邻设置的第二有源图案15。第二节距P2可以是大于第一节距P1。第一节距P1可以为30nm到35nm的范围。第二节距P2可以为40nm到50nm的范围。第一有源图案10和20可以使用四重图案化技术(QPT)来形成，第二有源图案15可以使用双重图案化技术(DPT)来形成。

图2A至图2J是示出根据本发明构思的一些实施例的制造半导体装置中的处理步骤的剖视图。图2A至图2J是示出沿着图1的线A-A'截取的半导体装置的图。

首先参照图2A，可以在基底101上顺序地形成第一硬掩模层105、第二硬掩模层110、第三硬掩模层115、第一牺牲层121、第一抗反射层125、第二牺牲层141和第二抗反射层145。

基底101可以是诸如硅晶片的半导体基底。在一些实施例中，基底101可以是绝缘体上硅(SOI)基底。

第一至第三硬掩模层105、110和115可以由含硅材料(诸如氧化硅(SiOx)、氮氧化硅(SiON)、氮化硅(SixNy)、正硅酸乙酯(TEOS)、多晶硅等)、含碳材料(诸如非晶碳层(ACL)的材料和旋涂硬掩模(SOH)的材料)或金属中的至少一种形成。例如，第一硬掩模层105可以由氮化硅形成，具有减小的厚度的氧化硅可以被包括在氮化硅的下部分中。第二硬掩模层110可以由氧化硅形成。第三硬掩模层115可以由多晶硅形成。

第一牺牲层121和第二牺牲层141可以是用于在后续工艺中形成第一间隔件150s、第二间隔件160a和第三间隔件160d的层(参见图2C至图2G)。第一牺牲层121和第二牺牲层141可以包括多晶硅、非晶碳层(ACL)和旋涂硬掩模(SOH)的至少一种。

在光刻工艺期间，第一抗反射层125可以是减小或可能地防止因第一牺牲层121的底层而发生的光反射所形成的层，第二抗反射层145可以是减小或可能地防止因第二牺牲层141的底层而发生的光反射所形成的层。第一抗反射层125和第二抗反射层145可以由氮氧化硅膜构成。

第一至第三硬掩模层105、110和115、第一牺牲层121和第二牺牲层141、第一抗反射层125和第二抗反射层145可以使用诸如原子层沉积(ALD)、化学气相沉积(CVD)、旋涂等的工艺来形成，可以进一步根据形成层的材料来执行焙烧工艺或硬化工艺。

在第二牺牲层141被光致抗蚀剂膜覆盖之后，可以通过光刻工艺以线性形式形成第一光致抗蚀剂图案180p。

现在参照图2B，芯轴可以通过使用第一光致抗蚀剂图案180p作为蚀刻掩模各向异性地蚀刻第二抗反射层145和第二牺牲层141而在第一牺牲层121上以线性形式形成第一芯轴140。

现在参照图2C，可以在第一芯轴140的侧壁上形成第一间隔件150s。

具体地，可以在形成共形地涂覆第一芯轴140的第一间隔件材料层之后通过执行回蚀刻工艺在第一芯轴140的侧壁上形成第一间隔件150s。可以考虑最终将形成的第一有源图案10和第二有源图案20(参见图1)之间的距离来确定第一间隔件材料层的厚度。最终将形成的第一有源图案10和第二有源图案20之间的距离可以小于商业化的光刻装置的分辨率限值。

第一间隔件材料层可以由相对于第一芯轴140具有蚀刻选择性的材料形成。例如，当第一芯轴140由多晶硅、非晶碳层(ACL)和旋涂硬掩模(SOH)中的任何一种形成时，第一间隔件材料层可以由氧化硅或氮化硅形成。第一间隔件材料层可以使用原子层沉积(ALD)工艺形成。

现在参照图2D，通过选择性的方式去除第一芯轴140，第一间隔件150s可以以线性形式保留在第一牺牲层121上。由于第一间隔件150s可以在特定蚀刻条件下具有相对于第一芯轴140的蚀刻选择性，所以可以以选择性的方式去除第一芯轴140。

现在参照图2E，可以在第一牺牲层121上形成第二光致抗蚀剂图案190p，以与第一间隔件150s隔开并且设置在已经去除第一芯轴140的区域之外。

第二光致抗蚀剂图案190p的线宽W2可以大于第一间隔件150s的线宽W1。可以考虑最终将形成的第二源图案15之间的距离(参见图1)来确定第二光致抗蚀剂图案190p的线宽W2。

两个最相邻的第一间隔件150s之间的距离可以与第一芯轴140的线宽基本上相同。第一间隔件150s和第二光致抗蚀剂图案190p之间的距离S2可以与两个最相邻的第一间隔件150s之间的距离S1基本上相同。根据本发明构思的一些实施例，可以减小第二光致抗蚀剂图案190p的线宽W2，第一间隔件150s和第二光致抗蚀剂图案190p之间的距离S2可以大于两个最相邻的第一间隔件150s之间的距离S1。由于第二光致抗蚀剂图案190p的线宽W2可以用于确定第二有源图案15的节距P2，所以第二有源图案15的节距P2可以通过调整第二光致抗蚀剂图案190p的线宽W2而自由地改变。

现在参照图2F，可以在第三硬掩模层115上形成第二芯轴120a和第三芯轴120d。

可以通过使用第一间隔件150s和第二光致抗蚀剂图案190p作为各自的蚀刻掩模来蚀刻第一抗反射层125和第一牺牲层121而在第三硬掩模层115上形成第二芯轴120a和第三芯轴120d。

第二芯轴120a形成在与第一间隔件150s的位置对应的位置中，第三芯轴120d可以形成在与第二光致抗蚀剂图案190p的位置对应的位置中。

现在参照图2G，可以在第二芯轴120a和第三芯轴120d的侧壁上形成第二间隔件160a和第三间隔件160d。

具体地，通过在形成共形地覆盖第二芯轴120a和第三芯轴120d的第二间隔件材料层之后执行回蚀刻工艺，可以在第二芯轴120a的侧壁上形成第二间隔件160a，并可以在第三芯轴120d的侧壁上形成第三间隔件160d。可以考虑最终将形成的有源图案的线宽来确定第二间隔件材料层的厚度。最终将形成的有源图案的线宽可以小于商业化的光刻装置的分辨率限值。

第二间隔件材料层可以由相对于第二芯轴120a和第三芯轴120d具有蚀刻选择性的材料形成。例如，当第二芯轴120a和第三芯轴120d由多晶硅、非晶碳层(ACL)和旋涂硬掩模(SOH)的任何一种形成时，第二间隔件材料层可以由氧化硅或氮化硅形成。第二间隔件材料层可以使用原子层沉积(ALD)工艺形成。

现在参照图2H，通过以选择性的方式去除第二芯轴120a和第三芯轴120d，第二间隔件160a和第三间隔件160d可以以线性形式保留在第三硬掩模层115上。由于第二间隔件160a和第三间隔件160d可以在特定蚀刻条件下相对于第二芯轴120a和第三芯轴120d具有蚀刻选择性，所以可以以选择性的方式去除第二芯轴120a和第三芯轴120d。

具体地，第二间隔件160a可以通过去除第二芯轴120a而以线性形式保留，第三间隔件160d可以通过去除第三芯轴120d而线性形式保留。

第二间隔件160a和第三间隔件160d可以具体不同的节距。第三间隔件160d的节距P2可以大于第二间隔件160a的节距P1。

第二间隔件160a的节距P1可以由第一间隔件150s的线宽来确定，第三间隔件160d的节距P2可以由第二光致抗蚀剂图案190p的线宽来确定。

现在参照图2I，通过使用第二间隔件160a和第三间隔件160d作为各自的蚀刻掩模来各向异性地蚀刻第一至第三硬掩模层105、110和115和基底101的至少一部分，可以在基底101上形成具有不同节距的第一有源图案10和20以及第二有源图案15。

通过各向异性地蚀刻基底101的工艺，第一有源图案10和20可以随着第二间隔件160a转印到基底101而形成，第二有源图案15可以随着第三间隔件160d转印到基底101而形成。

首先，可以通过使用具有不同节距的第二间隔件160a和第三间隔件160d作为蚀刻掩模蚀刻硬掩模层来形成具有不同第一节距的硬掩模。可以通过使用硬掩模图案作为蚀刻掩模各向异性地蚀刻基底101来形成具有第一节距的第一有源图案10和20以及具有大于第一节距的第二节距的第二有源图案15。在各向异性地蚀刻基底101之后，第一硬掩模层105可以保留在有源图案10、15和20的上部分上。

第一节距可以为30nm至35nm的范围，第二节距可以为40nm至50nm的范围。

现在参照图2J，可以形成装置隔离层103，从而第一有源图案10和20以及第二有源图案15的上部分可以突出。

首先，可以形成绝缘层以填充因基底101被各向异性地蚀刻所形成的有源图案之间的浅沟槽，然后，可以通过平坦化工艺形成初步的装置隔离层，从而可以暴露第一硬掩模层105。

接下来，可以形成另外的深沟槽，然后可以形成绝缘层以填充深沟槽。接下来，可以通过执行平坦化工艺形成装置隔离层103，从而可以暴露第一硬掩模层105。然而，将理解的是，本发明构思的一些实施例不限于此构造。例如，根据本发明构思的示例实施例，可以不形成深沟槽。

绝缘层可以使用例如磷硼硅酸盐玻璃(BPSG)、高密度等离子体(HDP)氧化物、可流动的氧化物(FOX)、碳粉硅胶(TOSZ)、旋涂玻璃(SOG)、未掺杂的硅石玻璃(USG)、正硅酸乙酯(TEOS)和低温氧化物(LTO)中的任意一种来形成。平坦化工艺可以使用化学机械抛光(CMP)工艺来执行。

可以以选择性的方式去除保留在第一有源图案10和20以及第二有源图案15的上部分中的第一硬掩模层105，然后，可以将装置隔离层103蚀刻预定深度，从而第一有源图案10和20以及第二有源图案15的上部分可以突出。在这些实施例中，可以暴露第一有源图案10和20以及第二有源图案15的上表面和两个侧表面的部分。

在本发明构思的一些实施例中，参照图2A至图2J，使用四重图案化技术，第一有源图案10和20可以被形成为具有范围为30nm至35nm的节距，并且使用双重图案化技术，第二有源图案15可以被形成为具有比第一有源图案10和20的节距大的节距。第二有源图案15的节距可以为40nm至50nm的范围。

如上所述，使用四重图案化技术和双重图案化技术两者，可以在半导体装置中容易地形成具有相同线宽和不同节距的有源图案。另一方面，在仅使用双重图案化技术的情况下，可以从单个光致抗蚀剂图案形成始终具有相同节距的两对有源图案。因此，仅利用四重图案化技术，不会形成具有不同节距的有源图案。

现在参照图3，将讨论根据本发明构思的一些实施例的半导体装置图案的平面图。如图3所示，具有相同线宽和不同节距的有源图案30、35和40可以以线性形式形成在基底上。有源图案30、35和40的线宽可以与商业化的光刻装置的分辨率限值相同或更小。有源图案可以包括具有第一节距P3的第一有源图案30和40以及具有第二节距P4并且与第一有源图案30和40相邻设置的第二有源图案35。第二节距P4可以大于第一节距P3。第一节距P3可以为30nm至35nm的范围。第二节距P4可以为40nm至50nm的范围。第一有源图案30和40可以使用四重图案化技术形成，第二有源图案35可以使用双重图案化技术形成。

装置隔离层203可以填充有源图案30、35和40之间的区域。装置隔离层203可以将有源图案30、35和40之间的区域填充到预定高度，有源图案30、35和40的上部分可以在装置隔离层203上方突出。

图4A至图4J是示出根据本发明构思的实施例的制造半导体装置中的处理步骤的剖视图。在图4A至图4J中示出了沿着图3的线B-B'截取的半导体装置。

现在参照图4A，可以在基底201上顺序地形成第一硬掩模层205、第二硬掩模层210、第三硬掩模层215、第一牺牲层221、第一抗反射层225、第二牺牲层241和第二抗反射层245。

基底201可以是诸如硅晶片的半导体基底。在一些实施例中，基底201可以是绝缘体上硅(SOI)基底。

第一至第三硬掩模层205、210和215可以使用含硅材料(诸如氧化硅(SiOx)、氮氧化硅(SiON)、氮化硅(SixNy)、正硅酸乙酯(TEOS)、多晶硅等)、含碳材料(诸如非晶碳层(ACL)的材料和旋涂硬掩模(SOH)的材料)或金属中的至少一种形成。例如，第一硬掩模层205可以由氮化硅形成，具有减小的厚度的氧化硅可以被包括在氮化硅的下部分中。第二硬掩模层210可以由氧化硅形成。第三硬掩模层215可以由多晶硅形成。

第一牺牲层221和第二牺牲层241可以是用于在后续工艺中形成第一间隔件250s、第二间隔件260a和第三间隔件260d的层(参见图4C至图4G)。第一牺牲层221和第二牺牲层241可以包括多晶硅、非晶碳层(ACL)和旋涂硬掩模(SOH)中的至少一种。

在光刻工艺期间，第一抗反射层225可以是防止因第一牺牲层221的底层而发生光反射所形成的层，第二抗反射层245可以是防止因第二牺牲层241的底层而发生光反射所形成的层。第一抗反射层225和第二抗反射层245可以由氮氧化硅膜构成。

第一至第三硬掩模层205、210和215、第一牺牲层221和第二牺牲层241、第一抗反射层225和第二抗反射层245可以使用诸如原子层沉积(ALD)、化学气相沉积(CVD)、旋转涂覆等的工艺来形成，可以根据形成层的材料进一步执行焙烧工艺或硬化工艺。

可以在第二牺牲层241上覆盖光致抗蚀剂膜，可以通过光刻工艺以线性形式形成第一光致抗蚀剂图案280p。

现在参照图4B，可以通过使用第一光致抗蚀剂图案280p作为蚀刻掩模各向异性地蚀刻第二抗反射层245和第二牺牲层241，在第一牺牲层221上形成第一芯轴240。

现在参照图4C，可以在第一芯轴240的侧壁上形成第一间隔件250s。

具体地，可以通过在形成共形地覆盖第一芯轴240的第一间隔件材料层之后执行回蚀刻工艺，在第一芯轴240的侧壁上形成第一间隔件250s。可以考虑最终将形成的第一有源图案30和第二有源图案40(参见图1)之间的距离来确定第一间隔件材料层的厚度。最终将形成的第一有源图案30和第二有源图案40之间的距离可以小于商业化的光刻装置的分辨率限值。

第一间隔件材料层可以由相对于第一芯轴240具有蚀刻选择性的材料形成。例如，当第一芯轴140由例如多晶硅、非晶碳层(ACL)和旋涂硬掩模(SOH)中的任何一种形成时，第一间隔件材料层可以由氧化硅或氮化硅形成。第一间隔件材料层可以使用原子层沉积(ALD)工艺形成。

现在参照图4D，通过以选择性的方式去除第一芯轴240，可以在第一牺牲层221上以线性形式保留第一间隔件250s。由于第一间隔件250s可以在特定蚀刻条件下相对于第一芯轴240具有蚀刻选择性，所以可以以选择性的方式去除第一芯轴240。

现在参照图4E，可以在第一牺牲层221上形成第二光致抗蚀剂图案290p，以与第一间隔件250s隔开并且设置在已经去除了第一芯轴240的区域中。

第二光致抗蚀剂图案290p的线宽W2可以大于第一间隔件250s的线宽W1。可以考虑最终将形成的第二有源图案35(参见图1)之间的距离来确定第二光致抗蚀剂图案290p的线宽W2。

第二光致抗蚀剂图案290p和与第二光致抗蚀剂图案290p相邻的第一间隔件250s之间的距离S可以彼此基本上相同。

根据本发明构思的一些实施例，可以减小或增大第二光致抗蚀剂图案290p的线宽W2。由于第二光致抗蚀剂图案290p的线宽W2可以用于确定第二有源图案35的节距P2，所以可以通过调整第二光致抗蚀剂图案290p的线宽W2自由地改变第二有源图案35的节距P2。

现在参照图4F，可以在第三硬掩模层215上形成第二芯轴220a和第三芯轴220d。

可以通过使用第一间隔件250s和第二光致抗蚀剂图案290p作为各自的蚀刻掩模蚀刻第一抗反射层225和第一牺牲层221，在第三硬掩模层215上形成第二芯轴220a和第三芯轴220d。

第二芯轴220a可以形成在与第一间隔件250s的位置对应的位置中，第三芯轴220d可以形成在与第二光致抗蚀剂图案290p的位置对应的位置中。

现在参照图4G，可以在第二芯轴220a的侧壁上形成第二间隔件260a，可以在第三芯轴220d的侧壁上形成第三间隔件260d。

具体地，可以通过在形成共形地覆盖第二芯轴220a和第三芯轴220d的第二间隔件材料层之后执行回蚀刻工艺，在第二芯轴220a的侧壁上形成第二间隔件260a，并可以在第三芯轴220d的侧壁上形成第三间隔件260d。可以考虑最终将形成的有源图案的线宽来确定第二间隔件材料层的厚度。最终将形成的有源图案的线宽可以小于商业化的光刻装置的分辨率限值。

第二间隔件材料层可以由相对于第二芯轴220a和第三芯轴220d具有蚀刻选择性的材料形成。例如，当第二芯轴220a和第三芯轴220d由多晶硅、非晶碳层(ACL)和旋涂硬掩模(SOH)中的任何一种形成时，第二间隔件材料层可以由氧化硅或氮化硅形成。第二间隔件材料层可以使用原子层沉积(ALD)工艺形成。

现在参照图4H，通过以选择性的方式去除第二芯轴220a和第三芯轴220d，第二间隔件260a和第三间隔件260d可以以线性形式保留在第三硬掩模层215上。由于第二间隔件260a和第三间隔件260d可以在特定蚀刻条件下相对于第二芯轴220a和第三芯轴220d具有蚀刻选择性，所以可以以选择性的方式去除第二芯轴220a与第三芯轴220d。

详细地，第二间隔件260a可以通过去除第二芯轴220a而以线性形式保留，第三间隔件260d可以通过去除第三芯轴220d而线性形式保留。

第二间隔件260a和第三间隔件260d可以具体不同的节距。第三间隔件260d的节距P4可以大于第二间隔件260a的节距P3。

第二间隔件260a的节距P3可以由第一间隔件250s的线宽来确定，第三间隔件260d的节距P4可以由第二光致抗蚀剂图案290p的线宽来确定。

现在参照图4I，通过使用第二间隔件260a和第三间隔件260d作为各自的蚀刻掩模来各向异性地蚀刻第一至第三硬掩模层205、210和215以及基底201的至少一部分，可以在基底201上形成具有不同节距的第一有源图案30和40以及第二有源图案35。通过各向异性地蚀刻基底201的工艺，第一有源图案30和40可以随着第二间隔件260a转印到基底201而形成，第二有源图案35可以随着第三间隔件260d转印到基底201而形成。

首先，可以通过使用具有不同节距的第二间隔件260a和第三间隔件260d作为蚀刻掩模蚀刻硬掩模层来形成具有不同节距的硬掩模图案。接下来，可以通过使用硬掩模图案作为蚀刻掩模各向异性地蚀刻基底201来形成具有第三节距的第一有源图案30和40以及具有大于第三节距的第四节距的第二有源图案35。在各向异性地蚀刻基底201之后，第一硬掩模层205可以保留在有源图案10、15和20的上部分中。

第三节距可以为30nm至35nm的范围，第四节距可以为40nm至50nm的范围。

现在参照图4J，可以形成装置隔离层203，从而第一有源图案30和40以及第二有源图案35的上部分可以突出。

首先，可以形成绝缘层以填充因基底201被各向异性地蚀刻而形成的有源图案之间的浅沟槽，然后，可以通过执行平坦化工艺来形成初步的装置隔离层，从而可以暴露第一硬掩模层205。

可以形成另外的深沟槽，然后，可以形成绝缘层以填充深沟槽。可以通过执行平坦化工艺来形成装置隔离层203，从而可以暴露第一硬掩模层205。然而，将理解的是，本发明构思不限于此构造。例如，在一些实施例中，可以不形成深沟槽。

绝缘层可以使用例如磷硼硅酸盐玻璃(BPSG)、高密度等离子体(HDP)氧化物、可流动的氧化物(FOX)、碳粉硅胶(TOSZ)、旋涂玻璃(SOG)、未掺杂的硅石玻璃(USG)、正硅酸乙酯(TEOS)和低温氧化物(LTO)中的任意一种来形成。平坦化工艺可以使用化学机械抛光(CMP)工艺来执行。

可以以选择性的方式去除保留在第一有源图案30和40以及第二有源图案35的上部分中的第一硬掩模层205，然后，可以将装置隔离层203蚀刻预定深度，从而第一有源图案30和40以及第二有源图案35的上部分可以突出。在这些实施例中，第一有源图案30和40以及第二有源图案35的上表面和两个侧表面的部分可以被暴露。

根据本发明构思的一些实施例，参照图4A至图4J，使用四重图案化技术，第一有源图案10和20可以形成为具有范围为30nm至35nm的节距，使用双重图案化技术(DPT)，第二有源图案15可以形成为具有比第一有源图案10和20的节距大的节距。例如，第二有源图案35的节距可以为40nm至50nm的范围。

如上所述，使用四重图案化技术和双重图案化技术两者，可以在半导体装置中容易地形成具有相同线宽和不同节距的有源图案。另一方面，在仅使用双重图案化技术的情况下，可以从单个光致抗蚀剂图案形成始终具有相同节距的两对有源图案。因此，仅利用四重图案化技术，不会形成具有不同节距的有源图案。

图5是示出根据本发明构思的一些实施例的半导体装置的图案的平面图。如图5所示，半导体装置可以包括第一区域I和第二区域II。例如，在图5中，第一区域I可以是逻辑区域，第二区域II可以是静态随机存取存储器(SRAM)区域。

参照图5，具有相同线宽和不同节距的有源图案50、55和60可以以线性形式形成在第一区域I中的基底301上。有源图案50、55和60的线宽可以与商业化的光刻装置的分辨率限值相同或更小。第一区域I可以包括具有第一节距P1'的第一有源图案50和60以及具有第二节距P2'并且与第一有源图案50和60相邻设置的第二有源图案55。第二节距P2'可以大于第一节距P1'。第一节距P1'可以为30nm至35nm的范围。第二节距P2'可以为40nm至50nm的范围。第一有源图案50和60可以使用四重图案化技术(QPT)形成，第二有源图案55可以使用双重图案化技术(DPT)形成。

装置隔离层303可以形成在有源图案50、55和60之间的区域中。装置隔离层303可以将有源图案50、55和60之间的区域填充到预定高度，有源图案50、55和60的上部分可以在装置隔离层203上方突出。

此外，如图5所示，具有相同线宽和不同节距的有源图案70、75和80可以以线性形式形成在第二区域II中的基底301上。有源图案70、75和80的线宽可以与商业化的光刻装置的分辨率限值相同或更小。第二区域II可以包括具有第三节距P3'的第一有源图案70和80以及具有第四节距P4'并且与第一有源图案70和80相邻设置的第二有源图案75。第四节距P4'可以大于第三节距P3'。第二区域II中的有源图案70、75和80可以使用双重图案化技术形成。

装置隔离层303可以形成在有源图案70、75和80之间的区域中。装置隔离层303可以将有源图案70、75和80之间的区域填充到预定高度，有源图案70、75和80的上部分可以在装置隔离层303上方突出。

图6A至图6J是示出形成根据本发明构思的一些实施例的半导体装置的制造中的处理步骤的剖视图。在图6A至图6J中示出了沿着图5的线C-C'截取的半导体装置。

现在参照图6A，可以在基底301上顺序地形成第一硬掩模层305、第二硬掩模层310、第三硬掩模层315、第一牺牲层321、第一抗反射层325、第二牺牲层341和第二抗反射层345。

基底301可以是诸如硅晶片的半导体基底。在一些实施例中，基底301可以是绝缘体上硅(SOI)基底。

第一至第三硬掩模层305、310和315可以使用含硅材料(诸如氧化硅(SiOx)、氮氧化硅(SiON)、氮化硅(SixNy)、正硅酸乙酯(TEOS)、多晶硅等)、含碳材料(诸如非晶碳层(ACL的材料和旋涂硬掩模(SOH)的材料)或金属中的至少一种形成。例如，第一硬掩模层305可以由氮化硅形成，具有减小的厚度的氧化硅可以被包括在氮化硅的下部分中。例如，第二硬掩模层310可以由氧化硅形成。例如，第三硬掩模层315可以由多晶硅形成。

第一牺牲层321可以是在后续工艺期间用于形成第一间隔件350s的层(参见图6C)，第二牺牲层341可以是用于形成第二间隔件360a、第三间隔件360d、第四间隔件360f和第五间隔件360g的层(参见图6G)。

第一牺牲层321和第二牺牲层341可以包括多晶硅、非晶碳层(ACL)和旋涂硬掩模(SOH)中的至少一种。

在光刻工艺期间，第一抗反射层325可以是减小或可能防止因第一牺牲层321的底层发生光反射所形成的层，第二抗反射层345可以是减小或可能防止因第二牺牲层341的底层发生光反射所形成的层。第一抗反射层325和第二抗反射层345可以由氮氧化硅膜(SiON)构成。

第一至第三硬掩模层305、310和315、第一牺牲层321和第二牺牲层341以及第一抗反射层325和第二抗反射层345可以使用诸如原子层沉积(ALD)、化学气相沉积(CVD)、旋涂等工艺来形成，还可以根据形成层的材料来执行焙烧工艺或硬化工艺。

可以在第二牺牲层341上覆盖光致抗蚀剂膜，第一光致抗蚀剂图案380p可以通过光刻工艺以线性形式形成。

现在参照图6B，可以通过使用第一光致抗蚀剂图案380p作为蚀刻掩模各向异性地蚀刻第二抗反射层345和第二牺牲层341，而在第一区域I中的第一牺牲层321上以线性形式形成第一芯轴340。在这些实施例中，可以通过蚀刻工艺从第二区域II完全地去除第二抗反射层345和第二牺牲层341。

现在参照图6C，可以在第一区域I中的第一芯轴340的侧壁上形成第一间隔件350s。

具体地，可以通过在形成共形地覆盖第一芯轴340的第一间隔件材料层之后执行回蚀刻工艺，而在第一芯轴340的侧壁上形成第一间隔件350s。可以考虑最终将形成的有源图案之间的距离来确定第一间隔件材料层的厚度。最终将形成的有源图案之间的距离可以小于商业化的光刻装置的分辨率限值。

第一间隔件材料层可以由相对于第一芯轴340具有蚀刻选择性的材料形成。例如，当第一芯轴340由多晶硅、非晶碳层(ACL)和旋涂硬掩模(SOH)中的任何一种形成时，第一间隔件材料层可以由氧化硅或氮化硅形成。第一间隔件材料层可以使用原子层沉积(ALD)工艺形成。

现在参照图6D，在第一区域I中，通过选择性的方式去除第一芯轴340，第一间隔件350s可以以线性形式保留在第一牺牲层321上。由于第一间隔件350s可以在特定蚀刻条件下相对于第一芯轴340具有蚀刻选择性，所以可以以选择性的方式去除第一芯轴340。

现在参照图6E，在第一区域I中，第二光致抗蚀剂图案390p可以形成在第一牺牲层321上，以与第一间隔件350s隔开并且设置在已经去除第一芯轴340的区域之外。在第二区域II中，可以在第一牺牲层321上形成具有不同线宽的第三光致抗蚀剂图案392p和第四光致抗蚀剂图案394p。

第二至第四光致抗蚀剂图案390p、392p和394p的线宽W2、W3和W4可以大于第一间隔件350s的线宽W1。第四光致抗蚀剂图案394p的线宽W4可以大于第二光致抗蚀剂图案390p的线宽W2和第三光致抗蚀剂图案392p的线宽W3。

两个最相邻的间隔件350s之间的距离S1可以与第一芯轴340的线宽基本上相同。第二光致抗蚀剂图案390p和与第二光致抗蚀剂图案390p最相邻设置的第一间隔件350s之间的距离S2可以与两个最相邻的第一间隔件350s之间的距离S1基本上相同。根据本发明构思的一些实施例，可以减小第二光致抗蚀剂图案390p的线宽W2，第二光致抗蚀剂图案390p和与第二光致抗蚀剂图案390p最相邻设置的第一间隔件350s之间的距离S2可以大于两个最相邻的第一间隔件350s之间的距离S1。由于第二光致抗蚀剂图案390p的线宽W2可以用于确定第二有源图案55的节距P2'，所以可以通过调整第二光致抗蚀剂图案390p的线宽W2自由地改变第二有源图案55的节距P2'。

此外，第三光致抗蚀剂图案392p和第四光致抗蚀剂图案394p之间的距离S3可以大于第二光致抗蚀剂图案390p和与第二光致抗蚀剂图案390p最相邻设置的第一间隔件350s之间的距离S2。

现在参照图6F，可以在第一区域I中的第三硬掩模层315上形成第二芯轴320a和第三芯轴320d，并可以在第二区域II中的第三硬掩模层315上形成第四芯轴320f和第五芯轴320g。

在第一区域I中，可以通过使用第一间隔件350s和第二光致抗蚀剂图案390p作为各自的蚀刻掩模来蚀刻第一抗反射层325和第一牺牲层321，而在第三硬掩模层315上形成第二芯轴320a和第三芯轴320d。在第二区域II中，可以通过使用第三光致抗蚀剂图案392p和第四光致抗蚀剂图案394p作为各自的蚀刻掩模来蚀刻第一抗反射层325和第一牺牲层321，而在第三硬掩模层315上形成第四芯轴320f与第五芯轴320g。

第二芯轴320a可以形成在与第一间隔件350s的位置对应的位置中，第三芯轴320d可以形成在与第二光致抗蚀剂图案390p的位置对应的位置中。第四芯轴320f可以形成在与第三光致抗蚀剂图案392p的位置对应的位置中，第五芯轴320g可以形成在与第四光致抗蚀剂图案394p的位置对应的位置中。

现在参照图6G，可以分别地在第二芯轴至第五芯轴320a、320d、320f和320g的侧壁上形成第二间隔件至第五间隔件360a、360d、360f和360g。

具体地，通过在形成共形地覆盖第二芯轴至第五芯轴320a、320d、320f和320g的第二间隔件材料层之后执行回蚀刻工艺，可以在第二芯轴至第五芯轴320a、320d、320f和320g的侧壁上形成第二间隔件至第五间隔件360a、360d、360f和360g。可以考虑最终将形成的有源图案的线宽来确定第二间隔件材料层的厚度。最终将形成的有源图案的线宽可以小于商业化的光刻装置的分辨率限值。

第二间隔件材料层可以由相对于第二芯轴至第五芯轴320a、320d、320f和320g具有蚀刻选择性的材料形成。例如，当第二芯轴至第五芯轴320a、320d、320f和320g由多晶硅、非晶碳层(ACL)和旋涂硬掩模(SOH)中的任何一种形成时，第二间隔件材料层可以由氧化硅或氮化硅形成。第二间隔件材料层可以使用原子层沉积(ALD)工艺形成。

现在参照图6H，通过以选择性的方式去除第二芯轴至第五芯轴320a、320d、320f和320g，第二间隔件360a和第三间隔件360d可以以线性形式保留在第一区域I中的第三硬掩模层315上，并且第四间隔件360f和第五间隔件360g可以保留在第二区域II中的第三硬掩模层315上。由于第二间隔件至第五间隔件360a、360d、360f和360g可以在特定蚀刻条件下相对于第二芯轴至第五芯轴320a、320d、320f和320g具有蚀刻选择性，所以可以以选择性的方式去除第二芯轴至第五芯轴320a、320d、320f和320g。

第二间隔件360a、第三间隔件360d、第四间隔件360f和第五间隔件360g可以具有不同的节距。通过从第一区域I去除第二芯轴320a和第三芯轴320d，具有不同节距的第二间隔件360a和第三间隔件360d可以以线性形式保留在第一区域I中的第三硬掩模层315上，通过从第二区域II去除第四芯轴320f和第五芯轴320g，具有不同节距的第四间隔件360f和第五间隔件360g可以以线性形式保留在第二区域II中的第三硬掩模层315上。

第二间隔件360a的节距P1'可以小于第三间隔件360d的节距P2'，第四间隔件360f的节距P3'可以小于第五间隔件360g的节距P4'。第二间隔件360a的节距P1'可以是其中最小的，第五间隔件360g的节距P4'可以是其中最大的。

第二间隔件360a的节距P1'可以取决于第一间隔件350s的线宽，第三间隔件360d的节距P2'可以取决于第二光致抗蚀剂图案390p的线宽。第四间隔件360f的节距P3'可以取决于第三光致抗蚀剂图案392p的线宽，第五间隔件360g的节距P4'可以取决于第四光致抗蚀剂图案394p的线宽。

现在参照图6I，通过使用第二间隔件至第五间隔件360a、360d、360f和360g作为各自的蚀刻掩模各向异性地蚀刻第一至第三硬掩模层305、310和315以及基底301的至少一部分，可以在基底301上形成具有不同节距的有源图案50、55、60、70、75和80。

在第一区域I中，在各向异性地蚀刻基底201的工艺中，第一有源图案50和60可以随着第二间隔件360a转印到基底301而形成，第二有源图案55可以随着第三间隔件360d转印到基底301而形成。另外，在第二区域II中，在各向异性地蚀刻基底301的工艺期间，第三有源图案70和80可以随着第四间隔件360f转印到基底301而形成，第四有源图案75可以随着第五间隔件360g转印到基底301而形成。

首先，可以通过使用具有不同节距的第二间隔件至第五间隔件360a、360d、360f和360g作为各自的蚀刻掩模来蚀刻硬掩模层，而在第一区域I和第二区域II中形成具有不同节距的硬掩模图案。接下来，在第一区域I中，可以通过使用硬掩模图案作为蚀刻掩模来各向异性地蚀刻基底301而形成具有第一节距P1'的第一有源图案50和60以及具有大于第一节距P1'的第二节距P2'的第二有源图案55。在第二区域II中，可以通过使用硬掩模图案作为蚀刻掩模来各向异性地蚀刻基底301而形成具有第三节距P3'的第三有源图案70和80以及具有大于第三节距P3'的第四节距P4'的第四有源图案75。在各向异性地蚀刻基底301之后，第一硬掩模层305可以留在有源图案50、55、60、70、75和80的上部分中。

第一节距P1'第一小于第二节距P2'。第三节距P3'可以小于第四节距P4'。第一节距P1'可以是其中最小的，第四节距P4'可以是其中最大的。

第一节距P1'可以为30nm至35nm的范围，第二节距P2'可以为40nm至50nm的范围。

现在参照图6J，可以形成装置隔离层303，使得第一有源图案50和60以及第二有源图案55、第三有源图案70和80、以及第四有源图案75的上部分可以突出。

首先，可以形成绝缘层以填充由于基底301被各向异性地蚀刻而形成的有源图案之间的浅沟槽，然后，可以通过执行平坦化工艺形成初步的装置隔离层，从而可以暴露第一硬掩模层305。

可以另外地形成深沟槽，然后，可以形成绝缘层以填充深沟槽。可以通过执行平坦化工艺形成装置隔离层303，从而可以暴露第一硬掩模层305。然而，将理解的是，本发明构思不限于此构造。例如，在不脱离本发明构思的范围的情况下，可以不形成深沟槽。

绝缘层可以由磷硼硅酸盐玻璃(BPSG)、高密度等离子体(HDP)氧化物、可流动的氧化物(FOX)、碳粉硅胶(TOSZ)、旋涂玻璃(SOG)、未掺杂的硅石玻璃(USG)、正硅酸乙酯(TEOS)和低温氧化物(LTO)中的任意一种形成。平坦化工艺可以使用化学机械抛光(CMP)工艺来执行。

可以以选择性的方式去除留在第一有源图案50和60、第二有源图案55、第三有源图案70和80以及第四有源图案75的上部分中的第一硬掩模层305，然后可以将装置隔离层203蚀刻预定深度，从而第一有源图案50和60、第二有源图案55、第三有源图案70和80以及第四有源图案75的上部分可以突出。在这些实施例中，第一有源图案50和60、第二有源图案55、第三有源图案70和80以及第四有源图案75的上表面和两个侧表面的一部分可以被暴露。

如上所述，可以使用四重图案化技术和双重图案化技术两者在半导体装置中的多个区域中容易地形成具有相同线宽和不同节距的有源图案。

与图5和图6A至图6J不同，第二区域II可以是闪存单元区域。在这些实施例中，在第二区域中需要具有相同节距并且重复设置的有源图案。可以通过形成如在图6E中描述的具有相同线宽并且以规则间隔设置的光致抗蚀剂图案并且参照图6F至图6J执行后续工艺来获得在第二区域中具有相同节距并且重复设置的有源图案。

图7是根据本发明构思的一些实施例的半导体装置的电路图，图8是根据本发明构思的一些实施例的图7的半导体装置的布局图。

具体地，图7和图8中示出的半导体装置1可以被提供为NAND门单元。图7和图8的图示被提供为示例，因此，本发明构思的实施例不限于此构造。

现在参照图7，NAND门单元可以被配置为接收两个输入信号M和N，并且输出在执行NAND操作之后提供的信号。

NAND门单元可以被配置为包括：PMOS晶体管TP1，当输入信号M具有“低”逻辑值时将“高”逻辑值传输到输出端Q；NMOS晶体管TN1和TN2，当输入信号M和N两者具有“高”逻辑值时被导通，并且将“低”逻辑值传输到输出端Q；以及PMOS晶体管TP2，当输入信号N具有“低”逻辑值时将“高”逻辑值传输到输出端Q。

在具有上述结构的NAND门中，当输入信号M和N两者具有“高”逻辑值时，PMOS晶体管TP1和TP2可以截止，并且NMOS晶体管TN1和TN2可以导通，从而“低”逻辑值输出到输出端子Q。

当输入信号M和N两者具有“低”逻辑值时，PMOS晶体管TP1和TP2可以导通，并且NMOS晶体管TN1和TN2可以截止，从而“高”逻辑值输出到输出端子Q。

现在参照图8，基底可以包括掺杂有N型杂质的N阱区NW和掺杂有P型杂质的区。第一有源图案10形成在N阱区NW中，第一有源图案20形成在掺杂有P型杂质的区中。第二有源图案15的一部分可以形成在N阱区NW中，第二有源图案15的其余部分可以形成在掺杂有P型杂质的区中。在下文中，为了便于描述图8，在N阱区NW中形成的第一有源图案10可以重命名为第一有源鳍10，在掺杂有P型杂质的区中形成的第一有源图案20可以重命名为第二有源鳍20，第二有源图案15可以重命名为第三有源鳍15。

彼此隔开的第一有源鳍10、第二有源鳍20和第三有源鳍15可以形成为在单个方向(例如，Y方向)上延伸。栅电极621和625可以形成为在另一方向(例如，X方向)上延伸。栅电极621和625可以延伸，以与全部的第一有源鳍10、第二有源鳍20和第三有源鳍15相交。

未示出的源极/漏极区可以在栅电极621和625与有源鳍10、15和20相交的部分的两侧形成有源鳍10、15和20中。

此外，可以形成与源极/漏极区连接的源极/漏极接触件640。可以形成与每个栅电极连接的输入端子643和645以及与一个栅电极连接的输出端子647。

第一有源鳍10可以构成PMOS晶体管，第二有源鳍20可以构成NMOS晶体管。详细地，由于两个栅电极621和625以及三个源极/漏极接触件640设置在第一有源鳍10上，所以第一有源鳍10可以构成彼此并联连接的两个PMOS晶体管。另外，由于两个栅电极621和625以及两个源极/漏极接触件640设置在第二有源鳍20上，所以第二有源鳍20可以构成彼此串联连接的两个NMOS晶体管。

图9A至图9F是示出根据本发明构思的一些实施例的制造半导体装置中的处理步骤的剖视图。在图9A至图9F中示出沿着图8的线D-D'截取的半导体装置和沿着图8的线E-E'截取的半导体装置。图9A至图9F是基于图2J的半导体装置的构造示意性地示出制造半导体装置1的后续工艺的图。

图9A是示出执行参照图2A至图2J描述的工艺的结果的图。参照图9A，基底101可以包括N阱区NW。除了N阱区NW以外的区可以是掺杂有P型杂质的区。N阱区NW可以在有源图案10、15和20形成之前形成在基底101中。

参照图9B，可以设置覆盖在装置隔离层103上方突出的有源图案10、15和20的牺牲栅极绝缘层410和在其上形成的牺牲栅电极420。

首先，可以顺序地堆叠牺牲栅极绝缘层410、牺牲栅电极420和掩模层430。然后，可以将掩模层图案化，并可以通过使用图案化的掩模层作为蚀刻掩模来将牺牲栅电极420图案化。

牺牲栅极绝缘层410可以包括氧化硅膜和氮氧化硅膜中的至少一种，但是不限于此。牺牲栅电极420可以由多晶硅形成，但是不限于此。

参照图9C，可以在牺牲栅电极420的侧表面上形成栅极间隔件440，可以在暴露到牺牲栅电极420的侧面的有源图案中形成源极/漏极区435。

可以通过在牺牲栅电极420上共形地形成间隔件材料层，然后对间隔件材料层进行回蚀刻来形成栅极间隔件440。可以通过执行杂质离子注入工艺来形成源极/漏极区435。为了激活杂质，可以在离子注入工艺之后执行热处理工艺。

参照图9D，可以形成围绕牺牲栅电极420和栅极间隔件440并且暴露牺牲栅电极420的上表面的层间绝缘层450。

可以形成覆盖牺牲栅电极420和栅极间隔件440的层间绝缘层450。可以执行平坦化工艺，从而可以暴露牺牲栅电极420的上表面。层间绝缘层450的形成可以通过平坦化工艺来完成。

层间绝缘层450的平坦化可以使用化学机械抛光(CMP)工艺来执行。

参照图9E和图9F，可以形成栅极绝缘层460和栅电极470。

可以通过去除牺牲栅电极420和牺牲栅极绝缘层410在层间绝缘层450中形成沟槽。可以在沟槽中共形地形成栅极绝缘层460和栅电极470。可以执行平坦化工艺，从而可以暴露层间绝缘层450的上表面。栅电极470的形成可以通过平坦化工艺来完成。

栅极绝缘层460可以由高介电层构成。高介电层可以是指使用具有比氧化硅膜的介电常数高的介电常数的绝缘材料形成的绝缘层，并且可以是氧化钽膜、氧化钛膜、氧化铪膜、氧化锆膜、氧化铝膜、氧化钇膜、氧化铌膜、硅酸铪和硅酸锆中的至少一种。栅极绝缘层460可以使用化学气相沉积(CVD)或原子层沉积(ALD)形成。

栅电极470可以包括至少一个逸出功控制膜和至少一种栅极金属。逸出功控制膜可以使用从由TiN、TaN、WN、TiAl、TiAlN、TaC和TiC等组成的组中选择的一种形成。栅极金属可以由铝(Al)、钨(W)、钼(Mo)等中的至少一种形成。逸出功控制膜可以用作对栅极金属的扩散阻挡件。栅电极470可以根据其材料使用化学气相沉积或原子层沉积来形成。

N阱区NW中的逸出功控制膜可以不同于掺杂有P型杂质的区中的逸出功控制膜，为此，会需要额外的工艺。

图10是示出根据本发明构思的一些实施例的半导体装置的电路图，图11是示出根据本发明构思的一些实施例的图10的半导体装置的布局图。

具体地，图10和图11中所示的半导体装置2可以被提供为例如由6个晶体管构成的静态随机存取存储器(SRAM)单元，但是不限于此。

参照图10，SRAM单元可以包括在电源节点Vcc和地节点Vss之间彼此并联连接的一对逆变器INV1和INV2以及与逆变器INV1和逆变器INV2的相应的输出节点连接的第一通道晶体管PS1和第二通道晶体管PS2。第一通道晶体管PS1和第二通道晶体管PS2可以分别连接到位线BL和互补位线BL/。第一通道晶体管PS1和第二通道晶体管PS2的栅极可以连接到字线WL。

第一逆变器INV1可以包括彼此串联连接的第一上拉晶体管PU1和第一下拉晶体管PD1，第二逆变器INV2可以包括彼此串联连接的第二上拉晶体管PU2和第二下拉晶体管PD2。第一上拉晶体管PU1和第二上拉晶体管PU2可以是PMOS晶体管，第一下拉晶体管PD1和第二下拉晶体管PD2可以是NMOS晶体管。

第一逆变器INV1的输入节点可以连接到第二逆变器INV2的输出节点，第二逆变器INV2的输入节点可以连接到第一逆变器INV1的输出节点，从而第一逆变器INV1和第二逆变器INV2可以构成锁存电路。

参照图11，基底可以包括掺杂有N型杂质的N阱区NW和掺杂有P型杂质的区。具有第一节距P1的第一有源图案30和40可以形成在掺杂有P型杂质的区中，具有第二节距P2的第二有源图案35可以形成在N阱区NW中。为了便于描述图11，形成在掺杂有P型杂质的区中的第一有源图案30可以重命名为第一有源鳍30，第一有源图案40可以重命名为第四有源鳍40。形成在N阱区NW中的第二有源图案35可以重命名为第二有源鳍35a，第二有源图案35b可以重命名为第三有源鳍35b。

彼此隔开的第一有源鳍30、第二有源鳍35a、第三有源鳍35b和第四有源鳍40可以形成为在一个方向(例如，Y方向)上纵向地延伸。第二有源鳍35a和第三有源鳍35b的延伸长度可以短于第一有源鳍30和第四有源鳍40的延伸长度。第二有源鳍35a和第三有源鳍35b可以构成PMOS晶体管，第一有源鳍30和第四有源鳍40可以构成NMOS晶体管。

第一栅电极651、第二栅电极653、第三栅电极655和第四栅电极657可以形成为在另一个方向(例如，X方向)上纵向地延伸，并且与第一有源鳍至第四有源鳍30、35a、35b和40相交。详细地，第一栅电极651可以与第一有源鳍30和第二有源鳍35a完全相交，并且可以与第三有源鳍35b的端部部分地叠置。第三栅电极655可以与第四有源鳍40和第三有源鳍35b完全相交，并且可以与第二有源鳍35a的端部部分地叠置。第二栅电极653可以形成为与第一有源鳍30相交，第四栅电极657可以形成为与第四有源鳍40相交。

如图11中所示，第一上拉晶体管PU1可以限定在第一栅电极651和第二有源鳍35a彼此相交的区域中，第一下拉晶体管PD1可以限定在第一栅电极651和第一有源鳍30彼此相交的区域中，第一通道晶体管PS1可以限定在第二栅电极653和第一有源鳍30彼此相交的区域中。第二上拉晶体管PU2可以限定在第三栅电极653和第三有源鳍35b彼此相交的区域中，第二下拉晶体管PD2可以限定在第三栅电极655和第四有源鳍40彼此相交的区域中，第二通道晶体管PS2可以限定在第四栅电极657和第四有源鳍40彼此相交的区域中。

未示出的源极/漏极区可以在第一至第四栅电极651、653、655和657与第一至第四有源鳍30、35a、35b和40相交的部分的两侧形成第一至第四有源鳍30、35a、35b和40中。

另外，可以形成与源极/漏极区分别连接的多个源极/漏极接触件670。

此外，第一共享接触件675A可以将第二有源鳍35a、第三栅极线655和布线677全部连接在一起。第二共享接触件675B可以将第三有源鳍35b、第一栅极线651和布线678全部连接在一起。

图12A至图12F是示出根据本发明构思的一些实施例的制造半导体装置中的处理步骤的剖视图。在图12A至图12F中示出沿图11的线F-F'截取的半导体装置和沿图12的线G-G'截取的半导体装置。图12A至图12F是基于图4J的半导体装置的结构示意性地示出根据本发明构思的一些实施例的制造半导体装置2的后续工艺的图。

图12A是示出执行参照图4A至图4J描述的工艺的结果的图。参照图12A，基底201可以包括N阱区NW。除了N阱区NW以外的区可以是掺杂有P型杂质的区。N阱区NW可以在有源图案30、35和40形成之前形成在基底101上。

参照图12B，可以形成覆盖在装置隔离层203上方突出的有源图案30、35和40的牺牲栅极绝缘层510和在其上设置的牺牲栅电极520。

可以顺序地堆叠牺牲栅极绝缘层510、牺牲栅电极520和掩模层530。然后，可以将掩模层530图案化，并可以通过使用图案化的掩模层作为蚀刻掩模来将牺牲栅电极520图案化。

牺牲栅极绝缘层510可以包括氧化硅膜和氮氧化硅膜中的至少一种，但是不限于此。牺牲栅电极520可以由多晶硅形成，但是不限于此。

参照图12C，可以在牺牲栅电极520的侧表面上形成栅极间隔件540，可以在暴露到牺牲栅电极520的侧面的有源图案中形成源极/漏极区535。

可以通过在牺牲栅电极420上共形地形成间隔件材料层并且然后回蚀刻间隔件材料层来形成栅极间隔件540。可以通过执行杂质离子注入工艺形成源极/漏极区535。为了激活杂质，可以在离子注入工艺之后执行热处理工艺。

参照图12D，可以形成围绕牺牲栅电极520和栅极间隔件540并且使牺牲栅电极520的上表面暴露的层间绝缘层550。

可以形成覆盖牺牲栅电极520和栅极间隔件540的层间绝缘层550，并可以执行平坦化工艺，从而可以暴露牺牲栅电极520的上表面。层间绝缘层550的形成可以通过平坦化工艺来完成。

层间绝缘层550的平坦化可以使用化学机械抛光(CMP)工艺来执行。

参照图12E和图12F，可以形成栅极绝缘层560和栅电极570。

可以通过去除牺牲栅电极520和牺牲栅极绝缘层510在层间绝缘层550中形成沟槽。栅极绝缘层560和栅电极570可以共形地形成在沟槽中。可以执行平坦化工艺，从而可以暴露层间绝缘层450的上部分。栅电极570的形成可以通过平坦化工艺来完成。

栅极绝缘层560可以包括高介电层。高介电层可以指使用具有比氧化硅膜的介电常数高的介电常数的绝缘材料形成的绝缘层，并且可以是氧化钽膜、氧化钛膜、氧化铪膜、氧化锆膜、氧化铝膜、氧化钇膜、氧化铌膜、硅酸铪和硅酸锆中的至少一种。栅极绝缘层560可以使用化学气相沉积(CVD)或原子层沉积(ALD)形成。

栅电极570可以包括至少一个逸出功控制膜和至少一种栅极金属。逸出功控制膜可以从由TiN、TaN、WN、TiAl、TiAlN、TaC和TiC等组成的组中选择的一种形成。栅极金属可以是铝(Al)、钨(W)、钼(Mo)等中的至少一种。逸出功控制膜可以用作对栅极金属的扩散阻挡件。栅电极570可以根据其材料使用化学气相沉积或原子层沉积来形成。

N阱区NW中的逸出功控制膜可以不同于掺杂有P型杂质的区中的逸出功控制膜，为此，会需要额外的工艺。

现在参照图13，将讨论根据本发明构思的一些实施例的包括半导体装置的存储装置的框图。如图13所示，根据本发明构思的一些实施例的存储装置1000可以包括与主机通信的控制器1010以及存储数据的存储器1020-1、1020-2和1020-3。控制器1010和存储器1020-1、1020-2和1020-3可以分别包括根据本发明构思的一些实施例的半导体装置。

与控制器1010通信的主机可以被提供为配备有存储装置1000的各种电子装置。例如，主机可以是智能手机、数字相机、台式计算机、膝上型计算机、媒体播放器等。控制器1010可以在接收从主机传输的用于写入或读取数据的请求之后将数据存储在存储器1020-1、1020-2和1020-3中，或者生成指令(CMD)以从存储器1020-1、1020-2和1020-3重获数据。

如图13所示，一个或更多个存储器1020-1、1020-2和1020-3可以在存储装置中并联连接到控制器1010。具有相对大容量的存储装置1000(诸如固态驱动器(SSD))可以通过将多个存储器1020-1、1020-2和1020-3并联连接到控制器1010来实现。

参照图14，将讨论根据本发明构思的一些实施例的包括半导体装置的电子装置的框图。如图14所示，根据本发明构思的一些实施例的电子装置2000可以包括通信单元2010、输入单元2020、输出单元2030、存储器2040和处理器2050。

通信单元2010可以包括有线/无线通信模块，并且可以包括无线互联网模块、短程通信模块、全球定位系统(GPS)模块、移动通信模块等。在通信单元2010中包括的有线/无线通信模块可以基于各种通信标准连接到外部通信网络，以发送和接收数据。

输入单元2020可以设置为允许用户控制电子装置2000的操作，并且可以包括机械开关、触摸屏、语音识别模块等。此外，输入单元2020的示例可以包括轨迹球鼠标、激光指示器鼠标和手指鼠标，还可以包括允许用户输入数据的各种传感器模块。

由电子装置2000处理的信息可以由输出单元2030以语音或图像的形式输出，存储器2040可以存储用于处理和控制处理器2050的操作的程序，或者可以将数据存储在其中。处理器2050可以通过根据需要的操作将指令发送给存储器2040来存储或重获数据。处理器2050和存储器2040可以包括根据本发明构思的一些实施例的半导体装置。

存储器2040可以安装在电子装置2000中，或者通过单独的接口与处理器2050通信。当存储器2040通过单独的接口与处理器2050通信时，处理器2050可以将数据存储在存储器2040中，或者可以通过诸如SD、SDHC、SDXC、MICRO SD、USB等的各种接口标准从存储器2040重获数据。

处理器2050可以控制在电子装置2000中包括的各单元的操作。处理器2050可以执行与音频通话、视频通话、数据通信等相关的控制和处理，或者用于播放或管理多媒体的控制和处理。此外，处理器2050可以处理通过输入单元2020从用户传输的输入，并且可以通过输出单元2030输出其相应的结果。处理器2050可以将控制电子装置2000的操作所需的数据存储在存储器2040中，或者从存储器2040重获数据。

现在参照图15，将讨论根据本发明构思的一些实施例的包括半导体装置的系统的图。如图15所示，系统3000可以包括控制器3100、输入/输出装置3200、存储器3300和接口3400。系统3000可以是移动系统，或者发送或接收信息的系统。移动系统可以是便携式数字助理(PDA)、便携式计算机、平板PC、无线手机、移动手机、数字音乐播放器或存储卡。

控制器3100可以运行程序并且控制系统3000。控制器3100可以是例如微处理器、数字信号处理器、微控制器或与其相似的装置。

输入/输出装置3200可以用于输入或输出系统3000的数据。系统3000可以使用输入/输出装置3200连接到诸如个人计算机或网络的外部装置，并且与连接的外部装置交换数据。输入/输出装置3200可以是例如小型键盘、键盘或显示器。

存储器3300可以存储用于控制器3100的操作的代码和/或数据，和/或可以存储由控制器310处理的数据。

接口3400可以是用于系统3000与外部装置之间的数据传输的通道。控制器3100、输入/输出装置3200、存储器3300和接口3400可以通过总线3500彼此通信。

控制器3100和存储器3300中的至少一个可以包括根据本发明构思的一些实施例的半导体装置。

如上所述，根据本发明构思的一些实施例，可以提供一种使用四重图案化技术和双重图案化技术来制造半导体装置的方法，从而容易地形成具有相同线宽和不同节距的有源图案。

根据本发明构思的一些实施例，可以提供包括具有相同线宽和不同节距的有源图案的半导体装置。

虽然上面已经示出并描述了示例性实施例，但是对本领域技术人员来说将明显的是，在不脱离如由所附权利要求限定的本发明的范围的情况下，可以进行修改和改变。