半导体结构及其制造方法与流程

本发明涉及半导体领域，尤其涉及一种半导体结构及其制造方法。

背景技术：

在半导体制造中，随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小。为了适应特征尺寸的减小，mosfet场效应管的沟道长度也相应不断缩短。然而，随着器件沟道长度的缩短，器件源极与漏极间的距离也随之缩短，因此栅极对沟道的控制能力随之变差，栅极电压夹断(pinchoff)沟道的难度也越来越大，使得亚阈值漏电(subthresholdleakage)现象，即所谓的短沟道效应(sce：short-channeleffects)更容易发生。

因此，为了更好的适应特征尺寸的减小，半导体工艺逐渐开始从平面mosfet晶体管向具有更高功效的三维立体式的晶体管过渡，如鳍式场效应管(finfet)。finfet中，栅至少可以从两侧对超薄体(鳍部)进行控制，具有比平面mosfet器件强得多的栅对沟道的控制能力，能够很好的抑制短沟道效应；且finfet相对于其他器件，具有更好的现有的集成电路制作技术的兼容性。

鳍式场效应管按照功能区分主要分为核心(core)器件和周边(i/o)器件(或称为输入/输出器件)。按照鳍式场效应管的电性类型区分，核心器件可分为核心nmos器件和核心pmos器件，周边器件可分为周边nmos器件和周边pmos器件。

通常情况下，周边器件的工作电压比核心器件的工作电压大的多。为防止电击穿等问题，当器件的工作电压越大时，要求器件的栅介质层的厚度越厚，因此，周边器件的栅介质层的厚度通常大于核心器件的栅介质层的厚度。

但是，现有技术形成的半导体器件的电学性能较差。

技术实现要素：

本发明解决的问题是提供一种半导体结构及其制造方法，提高半导体器件的电学性能。

为解决上述问题，本发明提供一种半导体结构的制造方法。包括如下步骤：形成半导体基底，所述半导体基底包括衬底，以及凸出于所述衬底的鳍部，所述衬底包括第一区域和第二区域；在所述第一区域的鳍部表面形成第一伪栅结构并在所述第二区域的鳍部表面形成第二伪栅结构，其中，所述第一伪栅结构包括栅氧化层和第一伪栅电极层，所述第二伪栅结构包括伪栅氧化层和第二伪栅电极层；在所述半导体基底表面形成介质层，所述介质层与所述第一伪栅结构和第二伪栅结构齐平并露出所述第一伪栅电极层和第二伪栅电极层；去除所述第一伪栅电极层，在所述介质层内形成第一开口；在所述第一开口侧壁形成补偿侧墙；去除所述第二伪栅结构，在所述介质层内形成第二开口；在所述栅氧化层表面、补偿侧墙的侧壁以及第二开口的底部和侧壁上形成栅介质层；在所述第一开口和第二开口中填充金属层。

与现有技术相比，本发明的技术方案具有以下优点：

通过刻蚀工艺形成第一伪栅结构后，所述栅氧化层作为后续形成的第一栅极结构的一部分，但所述刻蚀工艺容易对所述栅氧化层造成损伤，且损伤区域接近器件的沟道边缘区，因此本发明在去除第一伪栅电极层后，在第一开口侧壁形成补偿侧墙，形成器件后，受损伤的栅氧化层被所述补偿侧墙覆盖，即受损伤的栅氧化层并非沟道区上方的有效栅氧化层，从而可以避免受损伤的栅氧化层对半导体器件的电学性能的影响，进而提高半导体器件的电学性能。

可选方案中，所述第一伪栅结构还包括位于所述栅氧化层和第一伪栅电极层之间的第一阻挡层，所述第一阻挡层用于作为形成所述补偿侧墙的刻蚀停止层，从而可以避免形成所述补偿侧墙的刻蚀工艺对所述栅氧化层造成损伤，进而避免对半导体器件的电学性能造成不良影响。

附图说明

图1至图5是现有技术半导体结构的制造方法各步骤对应的结构示意图；

图6至图19是本发明半导体结构的制造方法一实施例中各步骤对应结构示意图。

具体实施方式

现有技术的半导体器件的电性能较差，结合半导体结构制造方法分析其原因。参考图1至图5，示出了现有技术半导体结构的制造方法各步骤对应的结构示意图。所述半导体结构的制造方法包括以下步骤：

参考图1，形成半导体基底，所述半导体基底包括衬底100、凸出于所述衬底100的鳍部；所述衬底100包括第一区域ⅰ和第二区域ⅱ，凸出于所述第一区域ⅰ衬底100的鳍部为第一鳍部110，凸出于所述第二区域ⅱ衬底100的鳍部为第二鳍部120。所述第一区域ⅰ用于形成周边器件，所述第二区域ⅱ用于形成核心器件。

具体地，所述半导体基底还包括位于所述第一区域ⅰ的第一伪栅结构(未标示)、位于所述第二区域ⅱ的第二伪栅结构(未标示)、位于所述第一伪栅结构两侧的第一区域源区或漏区113，以及位于所述第二伪栅结构两侧的第二区域源区或漏区123。其中，所述第一伪栅结构包括位于所述第一鳍部110表面的栅氧化层111和位于所述栅氧化层111表面的第一伪栅电极层112，所述第二伪栅结构包括位于所述第二鳍部120表面的伪栅氧化层121和位于所述伪栅氧化层121表面的第二伪栅电极层122。所述半导体基底还包括覆盖所述第一伪栅结构和第二伪栅结构的介质层130。

参考图2，刻蚀去除所述第一伪栅电极层112(如图1所示)，暴露出部分所述栅氧化层111表面并在所述介质层130内形成第一开口200；刻蚀去除所述第二伪栅电极层122(如图1所示)，暴露出部分所述伪栅氧化层121表面并在所述介质层130内形成第二开口210。

参考图3，形成覆盖所述第一区域ⅰ的第一图形层300，以所述第一图形层300为掩膜，刻蚀去除所述第二开口210底部的伪栅氧化层121(如图2所示)；去除所述第一图形层300。

参考图4，在所述第一开口200的底部和侧壁、在所述第二开口210的底部和侧壁形成栅介质层150，所述栅介质层150还覆盖所述介质层130表面。

结合参考图5，在所述第一开口200(如图4所示)和第二开口210(如图4所示)内填充满金属形成金属层140，所述第一区域ⅰ的栅介质层150和金属层140构成第一栅极结构116，所述第二区域ⅱ的栅介质层150和金属层140构成第二栅极结构126。

所述第一区域ⅰ用于形成周边器件，现有技术将所述栅氧化层111作为所述第一区域ⅰ的第一栅极结构的一部分，然而形成所述第一伪栅结构(未标示)的刻蚀工艺容易对所述栅氧化层111造成损伤，从而影响所述第一栅极结构的形成质量，且损伤区域接近周边器件的沟道边缘区，进而降低半导体器件的电学性能。

为了解决所述技术问题，本发明提供一种半导体器件的制造方法，包括：形成半导体基底，所述半导体基底包括衬底，以及凸出于所述衬底的鳍部，所述衬底包括第一区域和第二区域；在所述第一区域的鳍部表面形成第一伪栅结构并在所述第二区域的鳍部表面形成第二伪栅结构，其中，所述第一伪栅结构包括栅氧化层和第一伪栅电极层，所述第二伪栅结构包括伪栅氧化层和第二伪栅电极层；在所述半导体基底表面形成介质层，所述介质层与所述第一伪栅结构和第二伪栅结构齐平并露出所述第一伪栅电极层和第二伪栅电极层；去除所述第一伪栅电极层，在所述介质层内形成第一开口；在所述第一开口侧壁形成补偿侧墙；去除所述第二伪栅结构，在所述介质层内形成第二开口；在所述栅氧化层表面、补偿侧墙的侧壁以及第二开口的底部和侧壁上形成栅介质层；在所述第一开口和第二开口中填充金属层。

通过刻蚀工艺形成第一伪栅结构后，所述栅氧化层作为后续形成的第一栅极结构的一部分，但所述刻蚀工艺容易对所述栅氧化层造成损伤，且损伤区域接近器件的沟道边缘区，因此本发明在去除第一伪栅电极层后，在第一开口侧壁形成补偿侧墙，形成器件后，受损伤的栅氧化层被所述补偿侧墙覆盖，即受损伤的栅氧化层并非沟道区上方的有效栅氧化层，从而可以避免受损伤的栅氧化层对半导体器件的电学性能的影响，进而提高半导体器件的电学性能。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图6至图19是本发明半导体结构的制造方法一实施例中各步骤对应结构示意图。

结合参考图6和图7，图7是图6沿aa1方向的剖面结构示意图，形成半导体基底，所述半导体基底包括衬底400，以及凸出于所述衬底400的鳍部，所述衬底400包括第一区域ⅰ(如图7所示)和第二区域ⅱ(如图7所示)。

本实施例中，凸出于所述第一区域ⅰ衬底400的鳍部为第一鳍部410，凸出于所述第二区域ⅱ衬底400的鳍部为第二鳍部420。

本实施例中，所述第一区域ⅰ用于形成周边器件(例如：输入/输出器件)，所述第二区域ⅱ用于形成核心器件。所述第一区域ⅰ可以为n型区或p型区，所述第二区域ⅱ可以为n型区或p型区，所述第一区域ⅰ和第二区域ⅱ类型相同。

所述衬底400的材料为硅、锗、锗化硅、碳化硅、砷化镓或镓化铟，所述衬底400还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底；所述第一鳍部410和第二鳍部420的材料包括硅、锗、锗化硅、碳化硅、砷化镓或镓化铟。本实施例中，所述衬底400为硅衬底，所述第一鳍部410和第二鳍部420的材料为硅。

具体地，形成所述半导体基底的步骤包括：提供初始基底，在所述初始基底上形成图形化的硬掩膜层500；以所述硬掩模层500为掩膜，刻蚀所述初始基底，形成若干分立的凸起；所述凸起为鳍部，刻蚀后的初始基底作为衬底400，所述衬底400包括第一区域ⅰ和第二区域ⅱ，位于所述第一区域ⅰ的鳍部为第一鳍部410，位于所述第二区域ⅱ的鳍部为第二鳍部420。

本实施例中，所述硬掩膜层500的材料为氮化硅，后续在进行平坦化工艺时，所述硬掩膜层500表面能够作为平坦化工艺的停止位置，且所述硬掩膜层500还能够起到保护所述第一鳍部410顶部、第二鳍部420顶部的作用。

结合参考图8，需要说明的是，形成所述半导体基底之后，还包括：在所述第一鳍部410和第二鳍部420表面形成线性氧化层401，用于修复所述第一鳍部410和第二鳍部420。

在氧化处理过程中，由于第一鳍部410和第二鳍部420凸出的棱角部分的比表面更大，更容易被氧化，后续去除所述线性氧化层401之后，不仅第一鳍部410和第二鳍部420表面的缺陷层被去除，且凸出棱角部分也被去除，使所述第一鳍部410和第二鳍部420的表面光滑，晶格质量得到改善，避免第一鳍部410和第二鳍部420顶角尖端放电问题，有利于改善鳍式场效应管的性能。

本实施例中，所述线性氧化层401还位于所述衬底400表面，所述线性氧化层401的材料为氧化硅。

结合参考图9，需要说明的是，形成所述线性氧化层401之后，还包括：在所述衬底400表面形成隔离层402。

所述隔离层402作为半导体结构的隔离结构，用于对相邻器件之间起到隔离作用，所述隔离层402的材料可以为氧化硅、氮化硅或氮氧化硅。本实施例中，所述隔离层402的材料为氧化硅。

需要说明的是，本实施例中，所述隔离层402是浅沟槽隔离层，但不限于浅沟槽隔离层。

具体地，形成所述隔离层402的步骤包括：在所述线性氧化层401表面形成隔离膜，所述隔离膜的顶部高于所述硬掩膜层500(如图8所示)顶部；研磨去除高于所述硬掩膜层500顶部的隔离膜；去除部分厚度的隔离膜以形成隔离层402；去除所述硬掩膜层500。

需要说明的是，在去除部分厚度的隔离膜的过程中还去除部分鳍部表面的线性氧化层401。

参考图10，图10是沿bb1(如图6所示)方向的剖面结构示意图，在所述第一区域ⅰ的鳍部表面形成第一伪栅结构(未标示)并在所述第二区域ⅱ的鳍部表面形成第二伪栅结构(未标示)。

本实施例中，凸出于所述第一区域ⅰ衬底400的鳍部为第一鳍部410，凸出于所述第二区域ⅱ衬底400的鳍部为第二鳍部420。相应的，形成所述第一伪栅结构和第二伪栅结构的步骤中，在所述第一鳍部410表面形成第一伪栅结构(未标示)并在所述第二鳍部420表面形成第二伪栅结构(未标示)。

所述第一伪栅结构和第二伪栅结构为后续形成的第一栅极结构和第二栅极结构占据空间位置。

本实施例中，所述第一伪栅结构横跨所述第一鳍部410表面且覆盖所述第一鳍部410部分顶部表面和侧壁表面，包括栅氧化层411、以及所述栅氧化层411表面的第一伪栅电极层413；所述第二伪栅结构横跨所述第二鳍部420表面且覆盖所述第二鳍部420部分顶部表面和侧壁表面，包括伪栅氧化层421、以及所述伪栅氧化层421表面的第二伪栅电极层423。

具体地，形成所述第一伪栅结构和第二伪栅结构的步骤包括：形成覆盖所述第一鳍部410和第二鳍部420的伪栅氧化膜；在所述伪栅氧化膜表面形成伪栅电极膜；对所述伪栅电极膜进行平坦化处理；在所述伪栅电极膜表面形成第一图形层510；以所述第一图形层510为掩膜，刻蚀所述伪栅电极膜和伪栅氧化膜，在所述第一鳍部410表面形成栅氧化层411，在所述栅氧化层411表面形成第一伪栅电极层413，在所述第二鳍部420表面形成伪栅氧化层421，在所述伪栅氧化层421表面形成第二伪栅电极层423；去除所述第一图形层510。

本实施例中，所述第一图形层510为硬掩膜层，所述第一图形层510的材料为氮化硅。

所述栅氧化层411和伪栅氧化层421的材料为氧化硅。所述第一伪栅电极层413和第二伪栅电极层423的材料可以为多晶硅、氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、碳氮氧化硅或非晶碳。本实施例中，所述第一伪栅电极层413和第二伪栅电极层423的材料为多晶硅。

需要说明的是，所述第一伪栅结构还包括位于所述栅氧化层411和第一伪栅电极层413之间的第一阻挡层412，所述第二伪栅结构还包括位于所述伪栅氧化层421和第二伪栅电极层423之间的第二阻挡层422。

所述第一阻挡层412用于在后续刻蚀工艺中，对所述栅氧化层411起到保护作用，避免后续的刻蚀工艺对所述栅氧化层411造成损伤。

所述第一阻挡层412和第二阻挡层422的材料可以为氮化钛或氮化硅。本实施例中，所述第一阻挡层412和第二阻挡层422的材料为氮化钛。

本实施例中，形成所述第一阻挡层412和第二阻挡层422的工艺为原子层沉积工艺。所述原子层沉积工艺的工艺参数包括：向原子层沉积室内通入的前驱体为含钛和氮的前驱体，工艺温度为400摄氏度至600摄氏度，压强为5毫托至100毫托，沉积次数为20次至100次。

需要说明的是，所述第一阻挡层412和第二阻挡层422的厚度不宜过厚，也不宜过薄。如果所述第一阻挡层412和第二阻挡层422的厚度过薄，所述第一阻挡层412在后续刻蚀工艺中对所述栅氧化层411的保护效果不明显；所述第一阻挡层412和第二阻挡层422的厚度影响后续金属栅极结构的高度，因此第一阻挡层412和第二阻挡层422的厚度不宜过厚。为此，本实施例中，所述第一阻挡层412和第二阻挡层422的厚度为至

结合参考图11，需要说明的是，形成所述第一伪栅结构和第二伪栅结构之后，所述制造方法还包括：在所述第一伪栅结构侧壁形成第一区域第一侧壁层414，在所述第二伪栅结构侧壁形成第二区域第一侧壁层424。

所述第一区域第一侧壁层414和第二区域第一侧壁层424的材料可以为氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼或碳氮化硼，所述第一区域第一侧壁层414和第二区域第一侧壁层424可以为单层结构或叠层结构。本实施例中，所述第一区域第一侧壁层414和第二区域第一侧壁层424为单层结构，所述第一区域第一侧壁层414和第二区域第一侧壁层424的材料为氮化硅。

结合参考图12，所述制造方法还包括：在所述第一区域第一侧壁层414表面形成第一区域第二侧壁层415，在所述第二区域第一侧壁层424表面形成第二区域第二侧壁层425；在所述第一伪栅结构两侧的第一鳍部410内形成第一区域应力层416，在所述第二伪栅结构两侧的第二鳍部420内形成第二区域应力层426；在所述第一区域应力层416内形成第一区域源区或漏区(图未示)，在所述第二区域应力层426内形成第二区域源区或漏区(图未示)。

所述第一区域第二侧壁层415和第二区域第二侧壁层425的材料可以为氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼或碳氮化硼，所述第一区域第二侧壁层415和第二区域第二侧壁层425可以为单层结构或叠层结构。本实施例中，所述第一区域第二侧壁层415和第二区域第二侧壁层425为单层结构，所述第一区域第二侧壁层415和第二区域第二侧壁层425的材料为氮化硅。

参考图13，在所述半导体基底表面形成介质层460，所述介质层460与所述第一伪栅结构和第二伪栅结构齐平并露出所述第一伪栅电极层413和第二伪栅电极层423。

本实施例中，所述介质层460为叠层结构，包括位于所述半导体基底表面第一介质层440，以及位于所述第一介质层440表面的第二介质层450。

所述第一介质层440和所述第二介质层450的材料为绝缘材料，例如为氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅。本实施例中，所述第一介质层440和所述第二介质层450的材料为氧化硅。其中，由于形成工艺不同，所述第二介质层450的致密度大于所述第一介质层440的致密度，从而在形成所述第二介质层450的平坦化工艺过程中，可以更好地提高所述第二介质层450的表面平坦度。

需要说明的是，在形成所述介质层460之前，还包括：在所述半导体基底表面形成刻蚀阻挡层430，所述刻蚀阻挡层430还覆盖所述第一伪栅结构表面和第二伪栅结构表面。

所述刻蚀阻挡层430用于作为后续接触孔刻蚀工艺中的刻蚀停止层，且作为后续平坦化工艺的停止位置。本实施例中，所述刻蚀阻挡层430的材料为氮化硅。

具体地，形成所述介质层460的步骤包括：形成刻蚀阻挡层430后，在所述鳍部与鳍部之间的半导体基底上填充满第一介质膜，所述第一介质膜还覆盖所述第一伪栅结构和第二伪栅结构，且所述第一介质膜顶部高于所述第一伪栅电极层413顶部和第二伪栅电极层423顶部；平坦化所述第一介质膜直至露出所述刻蚀阻挡层430顶部表面；回刻蚀去除部分厚度的第一介质膜以形成第一介质层440；在所述第一介质层440表面形成第二介质膜，所述第二介质膜还覆盖所述第一伪栅结构和第二伪栅结构表面，且所述第二介质膜顶部高于所述第一伪栅电极层413顶部和第二伪栅电极层423顶部；平坦化所述第二介质膜直至露出所述第一伪栅电极层413顶部表面和第二伪栅电极层423顶部表面，以形成第二介质层450。

需要说明的是，在平坦化所述第二介质膜的同时，去除位于所述第一伪栅电极层413顶部和第二伪栅电极层423顶部的刻蚀阻挡层430，使形成的所述第二介质层450顶部与所述第一伪栅电极层413和第二伪栅电极层423顶部齐平。

参考图14，去除所述第一伪栅电极层413(如图13所示)，在所述介质层460内形成第一开口600。

本实施例中，采用干法刻蚀工艺、湿法刻蚀或干法刻蚀工艺和湿法刻蚀相结合的工艺，刻蚀去除所述第一伪栅电极层413，由于所述刻蚀工艺对所述第一伪栅电极层413具有较高刻蚀选择比，也就是说，所述刻蚀工艺对所述第一伪栅电极层413的刻蚀速率大于对所述介质层460的刻蚀速率，从而在刻蚀去除所述第一伪栅电极层413时，可以减小对所述介质层460的损耗。

参考图15，在所述第一开口600侧壁形成补偿侧墙432。

通过刻蚀工艺形成第一伪栅结构后，所述栅氧化层411作为后续形成的第一栅极结构的一部分，但所述刻蚀工艺容易对所述栅氧化层411造成损伤，且损伤区域接近器件的沟道边缘区，通过在所述第一开口600侧壁形成所述补偿侧墙432，后续形成器件后，受损伤的栅氧化层411被所述补偿侧墙432覆盖，器件沟道区的长度小于所述栅氧化层411的长度，也就是说，受损伤的栅氧化层411并非沟道区上方的有效栅氧化层，从而可以避免受损伤的栅氧化层411对半导体器件的电学性能产生不良影响，进而使形成的半导体器件的电学性能得到提高。

具体地，在所述第一开口600侧壁形成补偿侧墙432的步骤包括：在所述栅氧化层411表面、第一开口600侧壁、第二伪栅电极层423顶部表面形成补偿侧墙膜，所述补偿侧墙膜还覆盖所述介质层460顶部表面；采用无掩膜刻蚀工艺刻蚀去除所述介质层460顶部表面、栅氧化层411表面和第二伪栅电极层423顶部表面的补偿侧墙膜，在所述第一开口侧壁600形成补偿侧墙432。

需要说明的是，所述第一伪栅结构还包括位于所述栅氧化层411和第一伪栅电极层413之间的第一阻挡层412。相应的，形成所述补偿侧墙膜的步骤中，所述补偿侧墙膜形成于所述第一开口600底部的第一阻挡层412表面；刻蚀所述补偿侧墙膜的步骤中，刻蚀去除所述第一阻挡层412表面的补偿侧墙膜。

所述补偿侧墙432的材料可以为氮化硅或氧化硅。

需要说明的是，为了减小形成补偿侧墙432的刻蚀工艺，对所述栅氧化层411的损伤，所述补偿侧墙432的材料与所述第一阻挡层412的材料不同，从而使所述刻蚀工艺对所述补偿侧墙膜的刻蚀速率大于对所述第一阻挡层412的刻蚀速率，进而实现所述第一阻挡层412对所述栅氧化层411的保护效果。

具体地，当所述第一阻挡层412的材料为氮化钛时，所述补偿侧墙432的材料为氮化硅；当所述第一阻挡层412的材料为氮化硅时，所述补偿侧墙432的材料为氧化硅。

本实施例中，所述第一阻挡层412的材料为氮化钛，因此，所述补偿侧墙432的材料为氮化硅。

本实施例中，刻蚀所述补偿侧墙膜的工艺为等离子干法刻蚀工艺。

本实施例中，形成所述补偿侧墙膜的工艺为原子层沉积工艺。所述原子层沉积工艺的工艺参数包括：向原子层沉积室内通入的前驱体为含sih2cl2和nh3的前驱体，工艺温度为350摄氏度至600摄氏度，压强为1毫托至50毫托，沉积次数为10次至50次。

需要说明的是，所述补偿侧墙432的厚度不宜过厚，也不宜过薄。如果所述补偿侧墙432的厚度过薄，形成器件后，所述补偿侧墙432难以完全覆盖受损伤的部分栅氧化层411，即受损伤的部分栅氧化层411仍旧为器件沟道区上方的有效栅氧化层，从而容易降低器件的电学性能；此外，后续在所述第一开口600内填充金属以形成栅电极层，如果所述补偿侧墙432的厚度过厚，容易影响后续栅电极层的形成以及沟道区的长度，从而影响器件的电学性能。为此，本实施例中，所述补偿侧墙432厚度为至

结合参考图16至图18，去除所述第二伪栅结构，在所述介质层460内形成第二开口610。

具体地，去除所述第二伪栅结构的步骤包括：去除所述第二伪栅电极层423(如图15所示)，在所述介质层460内形成第二开口610；去除所述第二开口610底部的第二阻挡层422(如图16所示)；去除所述第二开口610底部的伪栅氧化层421(如图17所示)。

以下将结合附图对去除所述第二伪栅结构的步骤进行详细说明。

参考图16，去除所述第二伪栅电极层423(如图15所示)，在所述介质层460内形成第二开口610。

去除所述第二伪栅电极层423后，为后续在所述第二开口610内形成栅电极层提供空间位置。

本实施例中，采用干法刻蚀工艺、湿法刻蚀或干法刻蚀工艺和湿法刻蚀相结合的工艺，刻蚀去除所述第二伪栅电极层423，由于所述刻蚀工艺对所述第二伪栅电极层423具有较高刻蚀选择比，也就是说，所述刻蚀工艺对所述第二伪栅电极层423的刻蚀速率大于对所述介质层460的刻蚀速率，从而在刻蚀去除所述第二伪栅电极层423时，可以减小对所述介质层460的损耗。

参考图17，去除所述第二开口610底部的第二阻挡层422(如图16所示)。

本实施例中，去除所述第二开口底部610的第二阻挡层422的同时，去除所述第一开口600底部的第一阻挡层412(如图16所示)，也就是说，在同一道工艺步骤中，去除所述第一阻挡层412和第二阻挡层422。

所述第一阻挡层412作为形成所述补偿侧墙432的刻蚀工艺的刻蚀停止层，在形成所述第一区域ⅰ和第二区域ⅱ的栅介质层之前，去除所述第一阻挡层412和第二阻挡层422。

本实施例中，为了减小去除所述第一阻挡层412和第二阻挡层422的工艺对所述栅氧化层411的损伤，采用湿法刻蚀工艺去除所述第一阻挡层412和第二阻挡层422，所述湿法刻蚀工艺所采用的刻蚀溶液为氨水、双氧水和水的混合溶液。

参考图18，去除所述第二开口610底部的伪栅氧化层421(如图17所示)。

需要说明的是，所述第一区域ⅰ用于形成周边器件(例如：输入/输出器件)，所述第二区域ⅱ用于形成核心器件，核心器件的工作电压比周边器件的工作电压小，为防止电击穿等问题，当器件的工作电压越大时，要求器件的栅介质层的厚度越厚，也就是说，后续形成的第二区域ⅱ的栅介质层的厚度小于第一区域ⅰ的栅介质层的厚度。为此，本实施例中，在形成第二区域ⅱ的栅介质层之前，先去除所述伪栅氧化层421，从而使后续形成的周边器件栅介质层(未标示)的厚度大于核心器件栅介质层(未标示)的厚度。

具体地，去除所述伪栅氧化层421的步骤包括：在所述半导体基底表面形成第二图形层520，所述第二图形层520覆盖所述栅氧化层411和第一鳍部410表面并暴露出所述伪栅氧化层421表面；以所述第二图形层520为掩膜，采用干法刻蚀工艺刻蚀去除所述第一开口610底部的伪栅氧化层421，直至暴露出所述第二鳍部420表面；去除所述第二图形层520。

参考图19，在所述栅氧化层411表面、补偿侧墙432的侧壁以及第二开口610(如图18所示)的底部和侧壁上形成栅介质层(未图示)；在所述第一开口600(如图17所示)和第二开口610中填充金属层(未图示)。

本实施例中，位于所述第一开口600中的栅氧化层411、栅介质层和金属层构成第一栅极结构651，位于所述第二开口610中的栅介质层和金属层构成第二栅极结构652。

本实施例中，所述第一栅极结构651横跨所述第一鳍部410，包括覆盖所述第一鳍部410部分顶部表面和侧壁表面的第一栅介质层612和位于所述第一栅介质层612上的第一栅电极层614；所述第二栅极结构652横跨所述第二鳍部420，包括覆盖所述第二鳍部420部分顶部表面和侧壁表面的第二栅介质层622和位于所述第二栅介质层622上的第二栅电极层624

所述第一区域ⅰ用于形成周边器件，所述第二区域ⅱ用于形成核心器件，因此，所述栅氧化层411与所述第一栅介质层612作为周边器件的栅介质层，所述第二栅介质层622作为核心器件的栅介质层。本实施例中，所述第一栅介质层612和所述第二栅介质层622的材料为高k栅介质材料，其中，高k栅介质材料指的是，相对介电常数大于氧化硅相对介电常数的栅介质材料，高k栅介质材料可以为hfo2、hfsio、hfsion、hftao、hftio、hfzro、zro2或al2o3。

所述金属层的材料为al、cu、ag、au、pt、ni、ti或w。本实施例中，所述金属层的材料为w。

本实施例中，在所述栅氧化层411表面、第一开口600(如图17所示)侧壁以及第二开口610(如图18所示)的底部和侧壁上形成栅介质层之后，在所述栅介质层上形成金属层之前，形成所述第一栅极结构651和第二栅极结构652的步骤还包括：在所述栅介质层表面形成功函数层(未标示)。

所述第一栅极结构651还包括：位于所述第一栅介质层612和所述第一栅电极层614之间的第一功函数层613，用于调节周边器件的阈值电压；所述第二栅极结构652还包括：位于所述第二栅介质层622和所述第二栅电极层624之间的第二功函数层623，用于调节所述核心器件的阈值电压。

本实施例中，所述第一区域ⅰ和第二区域ⅱ为n型区时，所述功函数层为n型功函数材料；所述第一区域ⅰ和第二区域ⅱ为p型区时，所述功函数层为p型功函数材料。

具体地，所述第一区域ⅰ和第二区域ⅱ为n型区，所述功函数层为n型功函数材料，n型功函数材料功函数范围为3.9ev至4.5ev，例如为4ev、4.1ev或4.3ev。所述功函数层为单层结构或叠层结构，所述功函数层的材料包括tial、taaln、tialn、mon、tacn和aln中的一种或几种。本实施例中，所述功函数层的材料为tial；相应的，所述第一功函数层613和第二功函数层623的材料为tial。

或者，所述第一区域ⅰ和第二区域ⅱ为p型区，所述功函数层为p型功函数材料，p型功函数材料功函数范围为5.1ev至5.5ev，例如，5.2ev、5.3ev或5.4ev。所述功函数层为单层结构或叠层结构，所述功函数层的材料包括ta、tin、tan、tasin和tisin中的一种或几种。本实施例中，所述功函数层的材料为tin；相应的，所述第一功函数层613和第二功函数层623的材料为tin。

具体地，形成所述第一栅极结构651和第二栅极结构652的步骤包括：在所述第一开口600(如图18所示)底部的栅氧化层411表面、补偿侧墙432的侧壁、第二开口610(如图18所示)底部以及第二开口610侧壁形成栅介质层，所述栅介质层还覆盖所述介质层460表面；在所述栅介质层表面形成功函数层；在所述功函数层表面形成金属层，所述金属层填充满所述第一开口600和第二开口610且所述金属层顶部高于所述介质层460顶部；研磨去除高于所述介质层460顶部的金属层，在所述第一区域ⅰ的功函数层表面形成第一栅电极层614，在所述第二区域ⅱ的功函数层表面形成第二栅电极层624。

需要说明的是，研磨去除高于所述介质层460顶部的金属层的同时，还研磨去除高于所述介质层460顶部的栅介质层和功函数层，在所述第一区域ⅰ形成位于所述栅氧化层411表面和第一开口600侧壁的第一栅介质层612，以及位于所述第一栅介质层612表面的第一功函数层613，在所述第二区域ⅱ形成位于所述第二开口610侧壁及底部的第二栅介质层622，以及位于所述第二栅介质622表面的第二功函数层623。

需要说明的是，为了提高所述第一栅极结构651与所述第一鳍部410之间、所述第二栅极结构652与所述第二鳍部420之间的界面性能，在形成所述第一栅介质层612和第二栅介质层622之前，所述制造方法还包括：在所述第一开口600底部的栅氧化层411表面形成第一界面层611，在所述第二开口610底部的第二鳍部420表面形成第二界面层621；形成所述栅介质层的步骤包括：在所述第一开口600底部的第一界面层611表面、第一开口600侧壁、第二开口610底部的第二界面层621表面以及第二开口610侧壁形成所述栅介质层。

相应地，本发明实施例还提供一种半导体结构。

请继续参考图19，示出了本发明半导体结构一实施例的示意图。所述半导体结构包括：

半导体基底，所述半导体基底包括衬底400，以及凸出于所述衬底400的鳍部，所述衬底400包括第一区域ⅰ和第二区域ⅱ；

栅极结构，包括位于所述第一区域ⅰ的鳍部上的第一栅极结构651，以及位于所述第二区域ⅱ的鳍部上的第二栅极结构652；

补偿侧墙432，位于所述第一栅极结构651的侧壁表面；

源区或漏区，包括位于第一栅极结构651两侧鳍部内的第一区域源区或漏区(图未示)，以及位于所述第二栅极结构652两侧鳍部内的第二区域源区或漏区(图未示)；

介质层460，覆盖所述第一栅极结构651和第二栅极结构652的侧壁表面且与所述第一栅极结构651和第二栅极结构652齐平。

本实施例中，凸出于所述第一区域ⅰ衬底400的鳍部为第一鳍部410，凸出于所述第二区域ⅱ衬底400的鳍部为第二鳍部420。

本实施例中，所述第一区域ⅰ用于形成周边器件(例如：输入/输出器件)，所述第二区域ⅱ用于形成核心器件。所述第一区域ⅰ可以为n型区或p型区，所述第二区域ⅱ可以为n型区或p型区，所述第一区域ⅰ和第二区域ⅱ类型相同。

所述衬底400的材料为硅、锗、锗化硅、碳化硅、砷化镓或镓化铟，所述衬底400还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底；所述第一鳍部410和第二鳍部420的材料包括硅、锗、锗化硅、碳化硅、砷化镓或镓化铟。本实施例中，所述衬底400为硅衬底，所述第一鳍部410和第二鳍部420的材料为硅。

所述第一栅极结构651包括横跨所述第一鳍部410表面且覆盖所述第一鳍部410部分顶部表面和侧壁表面的栅氧化层411、位于所述栅氧化层411表面的第一栅介质层612、位于所述第一栅介质层612表面的第一功函数层613，以及位于所述第一功函数层613表面的第一栅电极层614；所述第二栅极结构652包括横跨所述第二鳍部420表面且覆盖所述第二鳍部420部分顶部表面和侧壁表面的第二栅介质层622、位于所述第二栅介质层622表面的第二功函数层623，以及位于所述第二功函数层623表面的第二栅电极层624。

需要说明的是，为了提高所述第一栅极结构651与所述第一鳍部410之间、所述第二栅极结构652与所述第二鳍部420之间的界面性能，所述第一栅极结构651还包括：位于所述栅氧化层411和第一栅介质层612之间的第一界面层611；所述第二栅极结构652还包括：位于所述第二鳍部420和第二栅介质层622之间的第二界面层621。

所述补偿侧墙432的材料为氮化硅或氧化硅。本实施例中，所述补偿侧墙432的材料为氮化硅。

需要说明的是，所述补偿侧墙432的厚度不宜过厚，也不宜过薄。所述栅氧化层411包含受损伤的部分区域，如果所述补偿侧墙432的厚度过薄，所述补偿侧墙432难以完全覆盖受损伤的部分栅氧化层411，受损伤的部分栅氧化层411仍旧为器件沟道区上方的有效栅氧化层，从而容易降低器件的电学性能；如果所述补偿侧墙432的厚度过厚，容易影响所述第一栅极结构651的形成质量以及器件沟道区的长度，从而影响器件的电学性能。为此，本实施例中，所述补偿侧墙432厚度为至

本实施例中，所述半导体结构还包括：位于所述补偿侧墙432表面的第一区域第一侧壁层414，位于所述第二伪栅结构侧壁的第二区域第一侧壁层424；位于所述第一区域第一侧壁层414表面的第一区域第二侧壁层415，位于所述第二区域第一侧壁层424表面的第二区域第二侧壁层425；位于所述第一栅极结构651两侧第一鳍部410内的第一应力层416，位于所述第二栅极结构652两侧第二鳍部420内的第二应力层426，其中，所述第一区域源区或漏区位于所述第一应力层416内，所述第二区域源区或漏区位于所述第二应力层426内。

所述栅氧化层411具有损伤区域，且损伤区域接近器件的沟道边缘区，由于所述栅氧化层411的损伤区域被所述补偿侧墙432覆盖，即损伤区域并非沟道区上方的有效栅氧化层411，从而可以避免所述栅氧化层411的损伤区域对半导体器件的电学性能造成不良影响，进而提高半导体器件的电学性能。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。