一种半导体器件及其制造方法与流程

本发明涉及半导体技术领域，具体而言涉及一种半导体器件及其制造方法。

背景技术：

随着cmos性能的提升以及在无线通信芯片整合趋势的引领下，射频(rf)cmos制程不仅是学界研究的热门课题，也引起了业界的关注。rfcmos制程最大的优点在于可以将射频、基频与存储器等组件集成在一起的高整合度，并同时降低组件成本。

rfcmos工艺一般有可分为两大类：体硅cmos工艺和绝缘体上硅(soi)cmos工艺。其中，体硅cmos工艺具有相对soicmos工艺更低的成本，然而，传统体硅cmos工艺中，由于衬底的影响，使得器件的射频特性降低很多。

因此，为解决上述技术问题，有必要提出一种新的半导体器件及其制造方法。

技术实现要素：

在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。

为了克服目前存在的问题，本发明一方面提供一种半导体器件的制造方法，所述方法包括：

提供第一衬底，在所述第一衬底的第一表面一侧形成包括多个晶体管和第一互连结构的射频前端器件，以及位于所述晶体管外侧的第二互连结构；

提供第二衬底，通过键合工艺将所述第二衬底与所述第一衬底的 形成有所述射频前端器件的一侧相接合；

从所述第一衬底的与所述第一表面相对的第二表面一侧对所述第一衬底进行减薄处理至第一衬底厚度；

在减薄至所述第一衬底厚度的第一衬底的第二表面形成背面介电层；

其中,所述第一衬底厚度在所述晶体管最小特征尺寸的0.01倍以上及所述晶体管最大特征尺寸的10倍以下。

进一步，在所述第一衬底的第一表面一侧、所述晶体管的两侧的所述第一衬底中形成有浅沟槽隔离结构。

进一步，所述减薄处理停止于所述浅沟槽隔离结构上。

进一步，在形成所述背面介电层之后，还包括以下步骤：

在所述第一衬底的所述第二表面一侧形成与所述第二互连结构的底部金属层电连接的通孔结构；

在所述第一衬底的部分所述第二表面上形成焊盘，所述焊盘与所述通孔结构电连接。

进一步，在形成所述焊盘之后，还包括步骤：

形成覆盖所述第一衬底的所述第二表面但暴露出所述焊盘的打线区的钝化层。

进一步，所述第一衬底为体硅衬底。

进一步，所述减薄处理的方法使用背部研磨工艺，化学机械抛光或者湿法刻蚀工艺中的一种或几种。

进一步，所述第一互连结构包括底部金属层、顶部金属层以及位于底部金属层和顶部金属层之间的中间金属层，在部分所述中间金属层上形成有金属-绝缘层-金属电容。

进一步，在进行所述键合工艺之前，在所述第二衬底的与所述第一衬底相接合的表面上形成键合层。

本发明另一方面提供一种半导体器件，采用前述的方法制作获得该半导体器件。

综上所述，根据本发明的制造方法，通过对体硅衬底进行减薄，提高了cmos器件的射频性能。本发明的半导体器件，由于采用了上述制造方法，因而同样具有上述优点。

附图说明

本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。

附图中：

图1a-图1e为本发明的一实施例中的一种半导体器件的制造方法的相关步骤形成的结构的剖视图；

图2为本发明的另一个实施例的一种半导体器件的制造方法的示意性流程图。

具体实施方式

在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。

应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。

应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。

空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。

在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。

这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本发明的范围。

为了彻底理解本发明，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。

本发明为了解决目前工艺存在的问题，提供了一种半导体器件的制造方法，如图2所示，所述方法包括：

步骤s201：提供第一衬底，在所述第一衬底的第一表面一侧形成包括多个晶体管和第一互连结构的射频前端器件，以及位于所述晶体管外侧的第二互连结构；

步骤s202：提供第二衬底，通过键合工艺将所述第二衬底与所述第一衬底的形成有所述射频前端器件的一侧相接合；

步骤s203：从所述第一衬底的与所述第一表面相对的第二表面一侧对所述第一衬底进行减薄处理至第一衬底厚度；

步骤s204：在减薄至所述第一衬底厚度的第一衬底的第二表面形成背面介电层；

其中,所述第一衬底厚度在所述晶体管最小特征尺寸的0.01倍以上及所述晶体管最大特征尺寸的10倍以下。

综上所述，根据本发明的制造方法，通过对衬底进行减薄，提高了cmos器件的射频性能和器件良率。本发明的半导体器件，由于采用了上述制造方法，因而同样具有上述优点。

实施例一

下面，参照图1a至图1e以及图2来描述本发明实施例提出的半导体器件的制造方法一个示例性方法的详细步骤。其中，1a至图1e为本发明实施例的一种半导体器件的制造方法的相关步骤形成的结构的剖视图；图2为本发明实施例的一种半导体器件的制造方法的示意性流程图。

本实施例的半导体器件的制造方法，具体包括如下步骤：

首先，如图1a所示，提供第一衬底100，在所述第一衬底100的第一表面一侧形成包括晶体管102和第一互连结构103的射频前端器件，以及位于所述晶体管102外侧的第二互连结构105。

具体地，第一衬底100为体硅衬底，其可以是以下所提到的材料中的至少一种：si、ge、sige、sic、sigec、inas、gaas、inp或者其它iii/v化合物半导体，还包括这些半导体构成的多层结构等。

其中，在所述第一衬底100的第一表面一侧、所述晶体管102的 两侧的第一衬底100中形成有浅沟槽隔离结构101。

采用浅沟槽隔离结构101来实现有源器件的隔离，对于本领域的技术人员而言形成浅沟槽隔离结构和定义有源区的步骤是熟知的技术手段在此就不详细赘述，可以采用任何适合的方法形成沟槽隔离结构和定义有源区。

可选地，浅沟槽隔离结构101中填充的材料可以为氧化硅、氮化硅或氮氧化硅中的一种或几种。

作为示例，在第一衬底100的第一表面上还形成有射频器件。在本实施例中，晶体管102用于构成各种电路，射频器件用于形成射频组件或模块，第一互连结构103用于连接晶体管102、射频器件以及射频前端器件中的其他组件。其中，晶体管102可以为普通晶体管、高k金属栅极晶体管、鳍型晶体管或其他合适的晶体管。第一互连结构103可以包括金属层(例如铜层或铝层)、通孔等。射频器件可以包括电感(inductor)等器件。

所述第二互连结构105对应预定形成焊盘的区域，其中所述第二互连结构105包括多层金属层(例如铜层或铝层)以及相邻金属层之间的通孔，其中所述第二互连结构105的底层金属层1051位于所述第一衬底100的第一表面的上方。

可选地，所述第一互连结构103和所述第二互连结构105包括底部金属层、顶部金属层以及位于底部金属层和顶部金属层之间的中间金属层，对于各个金属层还可采用不同的金属材料，例如，可使底部金属层和顶部金属层的材料为铜，而中间金属层的材料为铝。

除包括晶体管102、射频器件和第一互连结构103外，射频前端器件还可以包括其他各种可行的组件，例如电阻、电容、mems器件等，在此并不进行限定。

可选地，在第一衬底的第一表面上设置有无源器件，该无源器件可以包括金属-绝缘层-金属电容(mim)104、螺旋电感器等。

其中，所述第一互连结构103包括底部金属层、顶部金属层以及位于底部金属层和顶部金属层之间的中间金属层，在部分所述中间金属层上形成有该金属-绝缘层-金属电容104，如图1a所示。

其中，射频前端器件中的各个组件的具体结构和形成方法，本领 域的技术人员可以根据实际需要参照现有技术进行选择，此处不再赘述。

示例性地，所述第二互连结构105和所述第一互连结构103可同时形成，其形成方法可以选用常规的制造方法，例如形成介电层，然后对所述介电层进行图案化，以形成开口并选用导电材料填充所述开口，依次形成各个金属层和通孔，以形成所述互连结构，在形成所述顶部金属层之后进一步沉积介电层，以覆盖所述顶部金属层并平坦化，如图1a所示。

其中，所述顶部金属层选用金属材料cu，所述金属材料cu的沉积方法可以为化学气相沉积(cvd)法、物理气相沉积(pvd)法或原子层沉积(ald)法等形成的低压化学气相沉积(lpcvd)、激光烧蚀沉积(lad)以及选择外延生长(seg)中的一种，在本发明中优选为物理气相沉积(pvd)法，也可使用电化学镀的方法等。

进一步，在所述第一衬底的第一表面上还可选择性地形成有键合层106，其中所述键合层106选用氧化物，例如选用sio2等，并不局限于所述示例。

接着，如图1b所示，提供第二衬底200，在所述第二衬底200的与所述第一衬底100相接合的表面上形成键合层201。

在本实施例中，第二衬底200为承载衬底(carrierwafer)，用于在后续对第一衬底100进行减薄处理的工艺以及其他后续工艺中承载和保护射频前端器件。第二衬底200其可以使用任何半导体衬底例如硅，也可为氧化铝等的陶瓷基底、石英或玻璃基底等。

键合层201可以为键合工艺中所需使用的任何合适的膜层材料，例如，所述键合层201的材料可以氧化硅、氮氧化硅等材料，可采用本领域技术人员熟知的任何方法形成，例如化学气相沉积法、物理气相沉积法或原子层沉积法等。

键合层201也可以为多层膜层组成的叠层。

接着，如图1c所示，通过键合工艺将所述第二衬底200与所述第一衬底100的形成有所述射频前端器件的一侧相接合。

示例性地，将键合层106和键合层201直接互相接触，通过键合工艺将第二衬底200的一侧与第一衬底100的形成有射频前端器件的一侧(即第一表面一侧)相接合(键合)，如图1c所示。其中，键合工艺可采用本领域技术人员熟知的任何方法进行，例如氧化物熔融键合工艺等。

接着，如图1d所示，从第一衬底100的与第一表面相对的第二表面一侧对第一衬底200进行减薄处理至第一衬底厚度。

其中，减薄处理后剩余的第一衬底100的厚度可以根据器件的实际需要进行合理的选择。根据射频前端系统以及所述射频晶体管的技术要求,所述第一衬底厚度应该在所述晶体管最小特征尺寸的0.01倍以上,并在所述晶体管最大特征尺寸的10倍以下；例如，所包含射频开关cmos晶体管的沟道长度为250纳米其为最小特征尺寸，则所述第一衬底厚度应该在2.5纳米以上，而所包含射频高压或功率cmos晶体管的沟道长度为2.0微米其为最大特征尺寸，则所述第一衬底厚度应该在20微米以下。

特征尺寸是指半导体器件中的最小尺寸。在cmos工艺中，特征尺寸典型代表为“栅极结构”的宽度，也即mos器件的沟道长度。

其中，在本实施例中的半导体衬底上形成的多个晶体管包括不同类型的晶体管，例如射频开关cmos晶体管和射频高压或功率cmos晶体管，该多个晶体管具有不同的特征尺寸，也即不同的沟道长度，因此，最小特征尺寸是指在该多个晶体管中最小的沟道长度，而最大特征尺寸是指在该多个晶体管中最大的沟道长度。

示例性地，第一衬底100为体硅衬底，在体硅衬底中设置有浅沟槽隔离结构101，该减薄处理停止于位于体硅衬底内的浅沟槽隔离结构101之上。

所述减薄处理的方法可以使用背部研磨工艺、化学机械抛光(chemicalmechanicalpolishing，简称cmp)或者湿法刻蚀工艺中的一种或几种，也可以使用其他适合的方法。

其中，背部研磨工艺具有较快的研磨速率，可使得衬底快速被减薄，为了获得光滑的表面也可结合cmp和/或湿法刻蚀工艺实现对于 第一衬底200的减薄。

其中，对于第一衬底为体硅衬底时，通过对体硅衬底的减薄处理，可以提高器件的rf性能。

接着，如图1e所示，在减薄至所述第一衬底厚度的第一衬底100的第二表面形成背面介电层107，在所述第一衬底100的所述第二表面一侧形成与所述第二互连结构105的底部金属层1051电连接的通孔结构108，在所述第一衬底的部分所述第二表面上形成焊盘109，所述焊盘109与所述通孔结构电连接107。

背面介电层107的材料可以包括但不限于硅氧化物或硅氮化物，例如sio2、碳氟化合物(cf)、掺碳氧化硅(sioc)、氮化硅(sin)、或碳氮化硅(sicn)等。或者，也可以使用在碳氟化合物(cf)上形成了sicn薄膜的膜等。碳氟化合物以氟(f)和碳(c)为主要成分。碳氟化合物也可以使用具有非晶体(非结晶性)构造的物质。

可采用本领域技术人员熟知的任何沉积工艺形成该背面介电层107，例如，化学气相沉积工艺、物理气相沉积工艺等，其中化学气相沉积工艺可以选用热化学气相沉积(thermalcvd)制造工艺或高密度等离子体(hdp)制造工艺。

可根据预定形成的半导体器件的尺寸选择合适的沉积厚度，在此不作具体限定。

示例性地，形成通孔结构108的方法包括以下步骤：首先，从所述第一衬底100的所述第二表面开始，依次刻蚀背部介电层107、浅沟槽隔离结构101以及部分位于浅沟槽隔离结构正面的介电层，直到暴露部分所述第二互连结构105的底部金属层1051，以形成通孔结构开口。

其中，对于背部介电层107、浅沟槽隔离结构101以及部分位于浅沟槽隔离结构正面的介电层的刻蚀既可以采用干法刻蚀也可以采用湿法刻蚀。干法刻蚀能够采用基于氟化碳气体的各向异性刻蚀法。湿法刻蚀能够采用氢氟酸溶液，例如缓冲氧化物蚀刻剂(bufferoxideetchant(boe))或氢氟酸缓冲溶液(buffersolutionofhydrofluoricacid(bhf))，刻蚀停止于所述第二互连 结构105的底部金属层1051上。

然后填充所述通孔结构开口以形成通孔结构，其中，所述通孔结构108由内向外依次包括导电层、阻挡层和衬里层。

其中，导电层可以为任意适合的具有导电性的材料，包括但不限于金属材料，而金属材料可以包括cu、al或者w等金属中的一种或几种。

焊盘109用于将信号或电源通过第二互连结构105以及第一互连结构103输入到半导体器件的内部。焊盘109的材料可以为铝、铜或其他合适的导电材料。可采用物理气相沉积、化学气相沉积等方法沉积形成。

随后，还包括步骤：形成覆盖所述第一衬底100的所述第二表面但暴露出所述焊盘109的打线区的钝化层110。

在一个示例中，形成覆盖所述第一衬底100的所述第二表面但暴露出所述焊盘105的打线区的钝化层110。

钝化层110用于保护第一衬底100以及焊盘109。钝化层110的材料可以为氧化硅、氮化硅或其他合适的材料。可采用化学气相沉积等方法沉积形成钝化层110。

至此，完成了本实施例的半导体器件的制造方法的关键步骤的介绍。对于完整的器件制造方法，还可能需要其他前序步骤，中间步骤或者后续步骤，再此均不作赘述。

综上所述，根据本发明的制造方法，通过对体硅衬底进行减薄，提高了cmos器件的射频性能，且可降低器件的生产成本。

实施例二

本发明实施例提供一种半导体器件，其采用前述实施例一中的制造方法制备获得。该半导体器件，可以为包括射频(rf)器件的集成电路或集成电路中间产品。

下面，参照图1e来描述本发明实施例提出的半导体器件的一种结构。其中，图1e为本发明实施例的半导体器件的结构的一种剖视图。

如图1e所示，本实施例的半导体器件包括：

第一衬底100，在所述第一衬底100的第一表面一侧形成有包括晶体管102和第一互连结构103的射频前端器件以及位于所述晶体管102外侧的第二互连结构105，在经过减薄后的所述第一衬底100的与所述第一表面相对的第二表面一侧形成有通孔结构108，所述通孔结构108与所述第二互连结构105的底部金属层1051电连接，在所述第一衬底100的部分所述第二表面上形成焊盘109，所述焊盘109与所述通孔结构108电连接，且设置第二衬底200与所述第一衬底100的形成有所述射频前端器件的一侧相接合。

具体地，第一衬底100为体硅衬底，其可以是以下所提到的材料中的至少一种：si、ge、sige、sic、sigec、inas、gaas、inp或者其它iii/v化合物半导体，还包括这些半导体构成的多层结构等。

其中，所述减薄后的第一衬底100具有第一衬底厚度，根据射频前端系统以及所述射频晶体管的技术要求,所述第一衬底厚度应该在所述晶体管最小特征尺寸的0.01倍以上,并在所述晶体管最大特征尺寸的10倍以下；例如，所包含射频开关cmos晶体管的沟道长度为250纳米其为最小特征尺寸，则所述第一衬底厚度应该在2.5纳米以上，而所包含射频高压或功率cmos晶体管的沟道长度为2.0微米其为最大特征尺寸，则所述第一衬底厚度应该在20微米以下。

其中，在所述第一衬底100的第一表面一侧、所述晶体管102的两侧的第一衬底100中形成有浅沟槽隔离结构101。

采用浅沟槽隔离结构101来实现有源器件的隔离，在半导体衬底200中形成浅沟槽隔离结构，对于本领域的技术人员而言形成浅沟槽隔离结构和定义有源区的步骤是熟知的技术手段在此就不详细赘述，可以采用任何适合的方法形成沟槽隔离结构和定义有源区。

可选地，浅沟槽隔离结构101中填充的材料可以为氧化硅、氮化硅或氮氧化硅中的一种或几种。

作为示例，在第一衬底100的第一表面上还形成有射频器件。在本实施例中，晶体管102用于构成各种电路，射频器件用于形成射频组件或模块，第一互连结构103用于连接晶体管102、射频器件以及射频前端器件中的其他组件。其中，晶体管102可以为普通晶体管、 高k金属栅极晶体管、鳍型晶体管或其他合适的晶体管。第一互连结构103可以包括金属层(例如铜层或铝层)、通孔等。射频器件可以包括电感(inductor)等器件。

所述第二互连结构105对应预定形成焊盘的区域，其中所述第二互连结构105包括多层金属层(例如铜层或铝层)以及相邻金属层之间的通孔，其中所述第二互连结构105的底层金属层1051位于所述第一衬底100的第一表面的上方。

可选地，所述第一互连结构103和所述第二互连结构105包括底部金属层、顶部金属层以及位于底部金属层和顶部金属层之间的中间金属层，对于各个金属层还可采用不同的金属材料，例如，可使底部金属层和顶部金属层的材料为铜，而中间金属层的材料为铝。

除包括晶体管102、射频器件和第一互连结构103外，射频前端器件还可以包括其他各种可行的组件，例如电阻、电容、mems器件等，在此并不进行限定。

可选地，在第一衬底的第一表面上设置有所述无源器件，该无源器件可以包括金属-绝缘层-金属电容(mim)104、螺旋电感器等。

其中，所述第一互连结构103包括底部金属层、顶部金属层以及位于底部金属层和顶部金属层之间的中间金属层，在部分所述中间金属层上形成有该金属-绝缘层-金属电容104，如图1e所示。

其中，射频前端器件中的各个组件的具体结构和形成方法，本领域的技术人员可以根据实际需要参照现有技术进行选择，此处不再赘述。

其中，所述第二互连结构105和所述第一互连结构103可同时形成，其形成方法可以选用常规的制造方法，第二互连结构105和所述第一互连结构103均设置于介电层中。

进一步地，设置第二衬底200与所述第一衬底100的形成有所述射频前端器件的一侧相接合，其中，可通过将第二衬底200与第一衬底相接合的表面上设置键合层201，在所述第一衬底的第一表面上还可选择性地形成有键合层106，键合层201和键合层106直接接触键合，进而实现了第一衬底100和第二衬底200的接合。

其中所述键合层106选用氧化物，例如选用sio2等，并不局限 于所述示例。

第二衬底200其可以使用任何半导体衬底例如硅，也可为氧化铝等的陶瓷基底、石英或玻璃基底等。

键合层201可以为键合工艺中所需使用的任何合适的膜层材料，例如，所述键合层201的材料可以氧化硅、氮氧化硅等材料，键合层201也可以为多层膜层组成的叠层。

进一步，在经过减薄后的所述第一衬底100的第二表面暴露浅沟槽隔离结构101的背面。

示例性地，在减薄至所述第一衬底厚度的第一衬底100的第二表面形成有背面介电层107，在经过减薄后的所述第一衬底100的与所述第一表面相对的第二表面一侧形成有通孔结构108，所述通孔结构108与所述第二互连结构105的底部金属层1051电连接，在所述第一衬底100的部分所述第二表面上形成焊盘109，所述焊盘109与所述通孔结构108电连接，且设置第二衬底200与所述第一衬底100的形成有所述射频前端器件的一侧相接合。

其中，背面介电层107的材料可以包括但不限于硅氧化物或硅氮化物，例如sio2、碳氟化合物(cf)、掺碳氧化硅(sioc)、氮化硅(sin)、或碳氮化硅(sicn)等。或者，也可以使用在碳氟化合物(cf)上形成了sicn薄膜的膜等。碳氟化合物以氟(f)和碳(c)为主要成分。碳氟化合物也可以使用具有非晶体(非结晶性)构造的物质。

其中，所述通孔结构108由内向外依次包括导电层、阻挡层和衬里层。

其中，导电层可以为任意适合的具有导电性的材料，包括但不限于金属材料，而金属材料可以包括cu、al或者w等金属中的一种或几种。

示例性地，通孔结构108从第一衬底的第二表面开始，依次贯穿背面介电层107、浅沟槽隔离结构101、位于浅沟槽隔离结构101正面的介电层直到与第二互连结构105的底部金属层1051直接接触而电连接。

焊盘109用于将信号或电源通过第二互连结构105以及第一互连 结构103输入到半导体器件的内部。焊盘109的材料可以为铝、铜或其他合适的导电材料。示例性地，设置覆盖所述第一衬底100的所述第二表面但暴露出所述焊盘109的打线区的钝化层110。

钝化层110用于保护第一衬底100以及焊盘109。钝化层110的材料可以为氧化硅、氮化硅或其他合适的材料。可采用化学气相沉积等方法沉积形成钝化层110。

本发明的半导体器件，由于采用了前述实施例一中的制造方法获得，因而同样具有前述优点。

本实施例的半导体器件，可以为射频前端模块或其他电路或模块。由于该半导体器件的射频性能得到提升，因而可以满足更多应用环境下对器件性能的需求。

本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。