一种半导体器件及其制造方法与流程

本发明涉及半导体技术领域，具体而言涉及一种半导体器件及其制造方法。

背景技术：

随着便携式电子设备的高速发展(比如移动电话、数码相机、mp3播放器以及pda等)，对于数据存储的要求越来越高。非易失闪存由于具有断电情况下仍能保存数据的特点，成为这些设备中最主要的存储部件，其中，由于闪存(flashmemory)可以达到很高的芯片存储密度，而且没有引入新的材料，制造工艺兼容，因此，可以更容易更可靠的集成到拥有数字和模拟电路中。

nor和nand是现在市场上两种主要的非易失闪存技术，nor闪存(flash)器件属于非易失闪存的一种，其特点是芯片内执行，这样应用程序可以直接在flash闪存内运行，不必再把代码读到系统ram(随机存储器)中，从而使其具有较高的传输效率。

对于65nm制程的nor闪存来说，其常规在工艺过程中遇到各种各样的问题，例如，问题一、nor闪存遭遇到数据保持能力(dataretention)问题，部分位(bit)的阈值电压随着储存时间(banktime)的增加而降低，影响数据保持能力(dataretention)的主要原因是由于在围绕浮栅的氧化物层中的内在缺陷(intrinsicdefects)诱导的陷阱态，其在工艺过程中形成；问题二、循环次数的问题，随着循环次数的增加擦除速度明显降低，循环次数减少是由于氧化物-多晶硅界面陷阱状态以及编程/擦除循环过程中氧化物中产生的陷阱。

因此，为解决上述技术问题，有必要提出一种新的半导体器件及其制造方法。

技术实现要素：

在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。

为了克服目前存在的问题，本发明一方面提供一种半导体器件的制造方法，所述方法包括：

提供半导体衬底，在所述半导体衬底上形成有隧穿氧化层；

在所述隧穿氧化层上依次形成第一缓冲层和浮栅层；

在所述浮栅层上依次形成第二缓冲层和栅间介电层；其中，

所述第一缓冲层和所述第二缓冲层具有比所述隧穿氧化层和所述栅间介电层底层氧化层更高的机械性能和电学耐力。

进一步，所述第一缓冲层和所述第二缓冲层的材料包括氮化硅。

进一步，使用低温喷射气相沉积法形成所述第一缓冲层和所述第二缓冲层。

进一步，所述第一缓冲层和所述第二缓冲层的厚度均在15～25埃范围内。

进一步，所述栅间介电层包括氧化物-氮化物-氧化物构成的ono层。

进一步，所述隧穿氧化层的厚度范围为78～83埃，所述栅间介电层中的氮化物的厚度范围为35～45埃。

本发明另一方面还提供一种半导体器件，包括：

半导体衬底，在所述半导体衬底上形成有隧穿氧化层；

在所述隧穿氧化层上依次形成有第一缓冲层和浮栅层；

在所述浮栅层上依次形成有第二缓冲层和栅间介电层；其中，所述第一缓冲层和所述第二缓冲层具有比所述隧穿氧化层和所述栅间介电层底层氧化层更高的机械性能和电学耐力。

进一步，所述第一缓冲层和所述第二缓冲层的材料包括氮化硅。

进一步，所述第一缓冲层和所述第二缓冲层的厚度均在15～25埃范围内。

进一步，所述栅间介电层包括氧化物-氮化物-氧化物构成的ono层。

综上所述，根据本发明的制造方法，通过在浮栅层和隧穿氧化层之间以及浮栅层和栅间介电层之间，分别增设第一缓冲层和第二缓冲层，以改善浮栅层周围材料的机械性能，进而减少内在缺陷的形成并改善了界面状态，由于第一缓冲层和第二缓冲层具有更高的电学耐力，因此抑制了循环工作过程中浮栅周围介电层陷阱的产生，进而最终改善了器件的数据保持能力和循环退化的问题，提高了器件的性能和可靠性。

附图说明

本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。

附图中：

图1中示出了常规的nor闪存的存储核心部分的剖视图；

图2示出了图1中结构的电子泄漏和陷阱机制的能带结构图；

图3为本发明的一实施例中的一种半导体器件的制造方法的相关步骤形成的结构的剖视图；

图4为本发明的一实施例中的半导体器件编程时的能带结构图；

图5为本发明的一实施例的一种半导体器件的制造方法的示意性流程图。

具体实施方式

在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。

应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。

应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到” 或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。

空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。

在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。

这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和 /或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本发明的范围。

为了彻底理解本发明，将在下列的描述中提出详细的步骤，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。

对于65nm制程的nor闪存来说，其在常规工艺过程中遇到各种各样的问题，例如，问题一、nor闪存遭遇到数据保持能力(dataretention)问题，部分位(bit)的阈值电压随着储存时间(banktime)的增加而降低，影响数据保持能力(dataretention)主要原因是由于在围绕浮栅的氧化物层中的内在缺陷诱导的陷阱态，其在工艺过程中形成；问题二、循环次数的问题，随着循环次数的增加擦除速度明显降低，循环次数减少是由于氧化物-多晶硅界面陷阱状态以及编程/擦除循环过程中氧化物中产生的陷阱。

图1中示出了常规的nor闪存的存储核心部分，在垂直方向用于数据存储的多晶硅被隧穿氧化物和ono介电层包围。由于减薄到约90埃后机械性能变得很差，将会在多晶硅化学机械研磨(cmp)和其他机械过程中产生缺陷，这将形成一个低能带(energyband)以泄漏电子，进而对保持能力造成负面影响。此外，在界面处富si-键充当陷阱，由于薄氧化层低的电学耐力，通过反复施加电压无论是界面陷阱还是内部陷阱都将会增加，进而导致循环问题。图2中示出了电子泄漏和陷阱机制。

业界通过尝试各种改进方法，以解决上述技术问题，例如，增加隧穿氧化物厚度或选择高介电常数介电层作为替代品可以提高数据的保留，但会增加器件的阈值电压，不适合65nm制程的nor闪存。或者，在氧化物表面掺杂n将改善近表面电学耐力，但工艺过程难以控制。

因此，本发明为了解决目前工艺存在的问题，提出了一种半导体器件的制造方法，如图5所示，其主要包括以下步骤：

在步骤s501中，提供半导体衬底，在所述半导体衬底上形成有隧穿氧化层；

在步骤s502中，在所述隧穿氧化层上依次形成第一缓冲层和浮栅层；

在步骤s503中，在所述浮栅层上依次形成第二缓冲层和栅间介电层；其中，所述第一缓冲层和所述第二缓冲层具有比所述隧穿氧化层和所述栅间介电层的底层氧化层更高的机械性能和电学耐力。

根据本发明的制造方法，通过在浮栅层和隧穿氧化层之间以及浮栅层和栅间介电层之间，分别增设第一缓冲层和第二缓冲层，以改善浮栅层周围材料的机械性能，进而减少内在缺陷的形成并改善了界面状态，由于第一缓冲层和第二缓冲层具有更高的耐力，因此抑制了循环工作过程中浮栅周围介电层陷阱的产生，进而最终改善了器件的数据保持能力和循环退化的问题，提高了器件的性能和可靠性。

实施例一

下面，参照图3和图4以及图2来描述本发明实施例提出的半导体器件的制造方法一个示例性方法的详细步骤。其中，图3为本发明的一实施例中的一种半导体器件的制造方法的相关步骤形成的结构的剖视图；图4为本发明的一实施例中的半导体器件编程时的能带结构图。

本实施例中，主要以65nm制程的nor闪存的制造过程为例，对本发明的半导体器件的制造方法做详细说明，具体包括如下步骤：

首先，如图3所示，提供半导体衬底(未示出)，在所述半导体衬底上形成隧穿氧化层101。

具体地，其中所述半导体衬底可以是以下所提到的材料中的至少一种：硅、绝缘体上硅(soi)、绝缘体上层叠硅(ssoi)、绝缘体上层叠锗化硅(s-sigeoi)、绝缘体上锗化硅(sigeoi)以及绝缘体上锗(geoi)等等。

隧穿氧化层101的材料可以为氧化硅，形成隧穿氧化层的方法可以为热氧化法，或者其他适合的沉积方法例如化学气相沉积工艺等，形成的隧穿氧化层101的厚度在几十埃左右，其中，隧穿氧化层101 的厚度可以根据实际器件的尺寸进行合理设置，例如，对于65nmnor闪存，所述隧穿氧化层101的厚度可以为78埃至83埃。

接着，继续参考图3，在所述隧穿氧化层101上依次形成第一缓冲层102和浮栅层103。

所述第一缓冲层102的材料可包括一介电材料，如含氮材料、含碳材料、或相似物。其中，所述第一缓冲层102具有比所述隧穿氧化层101更高的机械性能和电学耐力。

本实施例中，所述第一缓冲层102的材料包括氮化硅(si3n4)。可采用本领域技术人员熟知的任何沉积方法形成第一缓冲层102，例如、化学气相沉积法、物理气相沉积法或原子层沉积法等，本实施例中，较佳地，使用低温喷射气相沉积(jetvapordeposition，简称jvd)法形成第一缓冲层102。喷射气相沉积法使用高速喷出的轻载气(lightcarriergas)，用以传输欲沉积物质至隧穿氧化层101表面而成膜。

在一个示例中，喷射气相沉积步骤包括在低真空(lowvacuum)下使用喷射气流。可使用同轴双喷嘴(coaxialdualnozzle)喷射气体源(jetvaporsource)来沉积氮化硅，其中，高度稀释的硅烷(silane，sih4)由内喷嘴喷出，而n2与he则由外喷嘴喷出，传送至由微波腔(microwavecavity)所维持(sustained)的等离子体放电区域(plasmadischargeregion)。此高度稀释的硅烷在载气(carriergas)n2与he中的浓度最好是约10ppm。

当较小的内喷嘴维持在高的压力，例如约600托(torr)之下，以抑制等离子体的生成以及未成熟(premature)硅烷的分解，则此时气态等离子体仅会发生于外喷嘴处。等离子体中产生的高能量的氮(包括原子态的氮)以及硅烷分子一起经由音波he喷射(sonichejet)而传输至隧穿氧化层101表面，使氮化硅形成于隧穿氧化层101表面上。由于上述欲沉积物质具有高动能，因此可在低温下即可进行沉积，例如，低于100℃的温度，也可在室温下进行。

利用喷射气相沉积法所形成的氮化硅主要以si-n键为主，由于包含比其他沉积方法(例如化学气相沉积)更多的si-n键，因此，形成的氮化硅第一缓冲层具有更好的机械性能(mechanicalproperty) 和电学耐力(endurance)，有利于改善浮栅和隧穿氧化层之间的界面状态。

其中，薄膜的机械性能主要取决于材料特性以及制备方法，其可通过如杨氏模量(young'smodulus)和硬度等指标参数表征，杨氏模量是表征在弹性限度内物质材料抗拉或抗压的物理量，它是沿纵向的弹性模量；硬度的是指材料抵抗另一种较硬材料压入产生永久压痕的能力。材料的杨氏模量和硬度越大则表征其机械性能更高。

薄膜的电学耐力取决于材料中原子间的键能，原子间的键能越高，薄膜的电学耐力越高，而氮化硅(si3n4)薄膜中的si-n要优于氧化硅中的si-o的键能，所以在工作中反复电压操作中，缓冲层的性质更好，不容易形成陷阱，而其他cvd方法生长的si3n4中由于si-h的存在，其性质也会下降，对于其他具有相对si-o更高的原子间的键能的介电材料也可适用于本发明。

例如，本实施例中，第一缓冲层为利用喷射气相沉积法所形成的氮化硅，其具有比氧化硅更高的机械性能和耐力电学，而对于其他的具有比氧化硅更高的机械性能和电学耐力的薄膜介电材料也同样可以适用于本发明，例如，氮氧化硅、碳氮化硅等，也可采用低温喷射气相沉积(jetvapordeposition，简称jvd)方法沉积形成。

第一缓冲层102的厚度可以根据实际器件的尺寸进行合理设置，本实施例中，较佳地，第一缓冲层102的厚度可以在15～25埃范围内。

其中，浮栅层103可以选用半导体材料，例如硅、多晶硅或者ge等，并不局限于某一种材料，在该实施例中浮栅层103采用多晶硅。

浮栅层103的沉积方法可以选择分子束外延(mbe)、金属有机化学气相沉积(mocvd)、低压化学气相沉积(lpcvd)、激光烧蚀沉积(lad)以及选择外延生长(seg)中的一种。

示例性地，多晶硅的形成方法可选用低压化学气相淀积(lpcvd)工艺。形成所述多晶硅的工艺条件包括：反应气体为硅烷(sih4)，所述硅烷的流量范围可为100～200立方厘米/分钟(sccm)，如150sccm；反应腔内温度范围可为700～750摄氏度；反应腔内压力可为250～350毫米汞柱(mtorr)，如300mtorr；所述反应气体中还可包括缓冲气 体，所述缓冲气体可为氦气或氮气，所述氦气和氮气的流量范围可为5～20升/分钟(slm)，如8slm、10slm或15slm。

可选地，浮栅层103的厚度范围可以为300埃至800埃，上述数值范围仅作为示例，并不对本发明的浮栅层的厚度构成限制，浮栅层103的厚度可以根据具体的器件的尺寸要求设置合理的数值。

之后，还可通过光刻工艺和刻蚀工艺，对浮栅层103进行图案化，以形成浮栅。

具体地，可通过光刻工艺在浮栅层103的表面上形成图案化的光刻胶层(未示出)，该光刻胶层覆盖的区域对应预定形成的浮栅的尺寸，之后，通过刻蚀工艺依次刻蚀浮栅层103、第一缓冲层102、隧穿氧化层101，直到暴露所述半导体衬底，以形成浮栅，该刻蚀工艺可以使用干法刻蚀或者湿法刻蚀，干法刻蚀工艺包括但不限于：反应离子刻蚀(rie)、离子束刻蚀、等离子体刻蚀或者激光切割。最好通过一个或者多个rie步骤进行干法刻蚀。最后，可通过灰化或者湿法清洗的方法去除光刻胶层。

接着，在所述浮栅层103上依次形成第二缓冲层104和栅间介电层105。

其中，第二缓冲层104的材料可包括一介电材料，如含氮材料、含碳材料、或相似物。其中，所述第二缓冲层104具有比所述栅间介电层105更高的机械性能和耐力。

本实施例中，所述第二缓冲层104的材料包括氮化硅(si3n4)。可采用本领域技术人员熟知的任何沉积方法形成第一缓冲层102，例如、化学气相沉积法、物理气相沉积法或原子层沉积法等，本实施例中，较佳地，使用低温喷射气相沉积(jetvapordeposition，简称jvd)法形成第二缓冲层104。喷射气相沉积法使用高速喷出的轻载气(lightcarriergas)，用以传输欲沉积物质至浮栅层103表面而成膜。

具体地，使用喷射气相沉积法形成氮化硅的过程可参考前述的形成第一缓冲层102的方法，再此不做赘述。

第一缓冲层102的厚度可以根据实际器件的尺寸进行合理设置， 本实施例中，较佳地，对于65nm制程的nor闪存，第二缓冲层104的厚度可以在15～25埃范围内。

其中，所述栅间介电层105可以为ono层。具体的，栅间介电层105可以为氧化物-氮化物-氧化物总共三层的ono三明治结构，本领域的技术人员应当理解的是，栅间介电层105也可以为一层氮化物、或者一层氧化物、或者一层氮化物上形成一层氧化物等绝缘结构。可以使用包括但不限于：低压化学气相沉积方法、化学气相沉积方法和物理气相沉积方法形成栅间介电层105。以栅间介电层105的材质是ono层为例，以低压化学气相沉积方法形成一层均匀的氧化硅层1051，接着，以低压化学气相沉积方法在氧化硅层1051上形成氮化硅层1052，然后，再以低压化学气相沉积方法形成另一层氧化硅层1053。

以栅间介电层105的材质是ono层为例，为了使器件保持与常规器件基本相同的膜层厚度，可适当的减少部分ono层中氮化硅层1052的厚度，其具体减少的量可根据实际的器件尺寸进行合理设置，本实施例中，对于65nm制程的nor闪存，氧化硅层1051的厚度范围可以为40～60埃，氮化硅层1052的厚度范围可以为35～45埃，氧化硅层1053的厚度范围可以为50～70埃。

同样，利用喷射气相沉积法所形成的氮化硅主要以si-n键为主，由于包含比其他沉积方法更多的si-n键，因此，形成的氮化硅第二缓冲层104相比栅间介电层的底层氧化层(氧化硅层1051)具有更高的机械性能和电学耐力，有利于改善浮栅和栅间介电层105之间的界面状态。

值得一提的是，前述对于机械性能和电学耐力的描述也同样适用于第二缓冲层，在此不做赘述。

在一个示例中，在所述栅间介电层105上形成控制栅(未示出)。

控制栅的材料可以包括各个材料，所述各个材料包含但不限于：某些金属、金属合金、金属氮化物和金属硅化物，及其层压制件和其复合物。控制栅的材料也可以包括掺杂的多晶硅和多晶硅-锗合金材 料以及多晶硅金属硅化物材料(掺杂的多晶硅/金属硅化物叠层材料)。类似地，也可以采用数种方法的任何一个形成前述材料。非限制性实例包括化学气相沉积方法和物理气相沉积方法，在本实施例中控制栅的材料为多晶硅层。

多晶硅的形成方法可选用低压化学气相淀积(lpcvd)工艺。形成所述多晶硅的工艺条件包括：反应气体为硅烷(sih4)，所述硅烷的流量范围可为100～200立方厘米/分钟(sccm)，如150sccm；反应腔内温度范围可为700～750摄氏度；反应腔内压力可为250～350毫米汞柱(mtorr)，如300mtorr；所述反应气体中还可包括缓冲气体，所述缓冲气体可为氦气或氮气，所述氦气和氮气的流量范围可为5～20升/分钟(slm)，如8slm、10slm或15slm。

至此完成了本发明的半导体器件的制造方法的主要步骤，但应该想到的是，对于完整的器件的制作还需要多部前序步骤、中间步骤和后续步骤。

值得一提的是，前述的本发明的半导体器件的制造方法主要适用于65nm制程的闪存产品，特别是针对65nm制程的nor闪存。

图4为本发明的一实施例中的半导体器件编程时的能带结构图，由图可以看出，通过增加第一缓冲层和第二缓冲层，使得缺陷和陷阱的量明显减少，且由于缺陷和陷阱量的减少提高了器件的数据保持能力和循环性能。

根据本发明的制造方法，通过在浮栅层和隧穿氧化层之间以及浮栅层和栅间介电层之间，分别增设第一缓冲层和第二缓冲层，以改善浮栅层周围材料的机械性能，进而减少内在缺陷的形成并改善了界面状态，由于第一缓冲层和第二缓冲层具有更高的电学耐力，因此抑制了循环工作过程中浮栅周围介电层陷阱的产生，进而最终改善了器件的数据保持能力和循环退化的问题，提高了器件的性能和可靠性。

实施例二

本发明还提供一种采用前述制造方法制作获得的半导体器件。下面，参考图3对本发明的半导体器件进行详细介绍。

具体地，本发明的半导体器件包括半导体衬底(未示出)，具体 地，其中所述半导体衬底可以是以下所提到的材料中的至少一种：硅、绝缘体上硅(soi)、绝缘体上层叠硅(ssoi)、绝缘体上层叠锗化硅(s-sigeoi)、绝缘体上锗化硅(sigeoi)以及绝缘体上锗(geoi)等等。

在所述半导体衬底上形成有隧穿氧化层101。隧穿氧化层101的材料可以为氧化硅，形成隧穿氧化层的方法可以为热氧化法，或者其他适合的沉积方法例如化学气相沉积工艺等，形成的隧穿氧化层101的厚度在几十埃左右，其中，隧穿氧化层101的厚度可以根据实际器件的尺寸进行合理设置，例如，对于65nm制程的nor闪存，所述隧穿氧化层101的厚度可以为78埃至83埃。

在所述隧穿氧化层101上依次形成有第一缓冲层102和浮栅层103。

所述第一缓冲层102的材料可包括一介电材料，如含氮材料、含碳材料、或相似物。其中，所述第一缓冲层102具有比所述隧穿氧化层101更高的机械性能和电学耐力。

本实施例中，所述第一缓冲层102的材料包括氮化硅(si3n4)。可采用本领域技术人员熟知的任何沉积方法形成第一缓冲层102，例如、化学气相沉积法、物理气相沉积法或原子层沉积法等，本实施例中，较佳地，使用低温喷射气相沉积(jetvapordeposition，简称jvd)法形成第一缓冲层102。

利用喷射气相沉积法所形成的氮化硅主要以si-n键为主，由于包含比其他沉积方法更多的si-n键，因此，形成的氮化硅第一缓冲层具有更好的机械性能和电学耐力，有利于改善浮栅和隧穿氧化层之间的界面状态。

第一缓冲层102的厚度可以根据实际器件的尺寸进行合理设置，本实施例中，较佳地，第一缓冲层102的厚度可以在15～25埃范围内。

其中，浮栅层103可以选用半导体材料，例如硅、多晶硅或者ge等，并不局限于某一种材料，在该实施例中浮栅层103采用多晶硅。

可选地，浮栅层103的厚度范围可以为300埃至800埃，上述数值范围仅作为示例，并不对本发明的浮栅层的厚度构成限制，浮栅层 103的厚度可以根据具体的器件的尺寸要求设置合理的数值。

在所述浮栅层103上依次形成有第二缓冲层104和栅间介电层105。其中，第二缓冲层104具有比栅间介电层105更高的机械性能和电学耐力。

第二缓冲层104的材料可包括一介电材料，如含氮材料、含碳材料、或相似物。其中，所述第二缓冲层104具有比所述栅间介电层105更高的机械性能和电学耐力。

本实施例中，所述第二缓冲层104的材料包括氮化硅(si3n4)。可采用本领域技术人员熟知的任何沉积方法形成第一缓冲层102，例如、化学气相沉积法、物理气相沉积法或原子层沉积法等，本实施例中，较佳地，使用低温喷射气相沉积(jetvapordeposition，简称jvd)法形成第二缓冲层104。

第一缓冲层102的厚度可以根据实际器件的尺寸进行合理设置，本实施例中，较佳地，对于65nm制程的nor闪存，第二缓冲层104的厚度可以在15～25埃范围内。

其中，所述栅间介电层105可以为ono层。具体的，栅间介电层105可以为氧化物-氮化物-氧化物总共三层的ono三明治结构，本领域的技术人员应当理解的是，栅间介电层105也可以为一层氮化物、或者一层氧化物、或者一层氮化物上形成一层氧化物等绝缘结构。可以使用包括但不限于：低压化学气相沉积方法、化学气相沉积方法和物理气相沉积方法形成栅间介电层105。以栅间介电层105的材质是ono层为例，以低压化学气相沉积方法形成一层均匀的氧化硅层1051，接着，以低压化学气相沉积方法在氧化硅层1051上形成氮化硅层1052，然后，再以低压化学气相沉积方法形成另一层氧化硅层1053。

以栅间介电层105的材质是ono层为例，为了使器件保持与常规器件基本相同的膜层厚度，可适当的减少部分ono层中氮化硅层1052的厚度，其具体减少的量可根据实际的器件尺寸进行合理设置，本实施例中，氧化硅层1051的厚度范围可以为40～60埃，氮化硅层1052的厚度范围可以为35～45埃，氧化硅层1053的厚度范围可以为 50～70埃。

同样，利用喷射气相沉积法所形成的氮化硅主要以si-n键为主，由于包含比其他沉积方法更多的si-n键，因此，形成的氮化硅第二缓冲层104相比栅间介电层的底层氧化层(氧化硅层1051)具有更好的机械性能和电学耐力，有利于改善浮栅和栅间介电层105之间的界面状态。

在一个示例中，在所述栅间介电层105上形成控制栅(未示出)。

控制栅的材料可以包括各个材料，所述各个材料包含但不限于：某些金属、金属合金、金属氮化物和金属硅化物，及其层压制件和其复合物。控制栅的材料也可以包括掺杂的多晶硅和多晶硅-锗合金材料以及多晶硅金属硅化物材料(掺杂的多晶硅/金属硅化物叠层材料)。类似地，也可以采用数种方法的任何一个形成前述材料。非限制性实例包括化学气相沉积方法和物理气相沉积方法，在本实施例中控制栅的材料为多晶硅层。

本发明的半导体器件可以为65nm制程的闪存，特别是65nm制程的nor闪存，但并不局限于此，由于采用了前述实施例一中的制造方法获得，因而同样具有前述优点。

本发明的半导体器件，通过在浮栅层和隧穿氧化层之间以及浮栅层和栅间介电层之间，分别增设第一缓冲层和第二缓冲层，以改善浮栅层周围材料的机械性能，进而减少内在缺陷的形成并改善了界面状态，由于第一缓冲层和第二缓冲层具有更高的电学耐力，因此抑制了循环工作过程中浮栅周围介电层陷阱的产生，进而最终改善了器件的数据保持能力和循环退化的问题，提高了器件的性能和可靠性。

本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。