一种具有倾斜贯穿硅通道的晶片封装及其制备方法与流程

本发明涉及一种晶片封装及其制备方法，包含具有倾斜贯穿硅通道的至少一集成电路晶粒。

背景技术：

晶片堆叠技术可使两个晶片紧密在一起，因而使得该两晶片之间的数据传输更快速并且消耗较少电力。将存储器晶片堆叠在一起，可以得到具有大储存容量的存储器模块。除了堆叠两个相同晶片之外，亦可将具有不同功能的两个晶片堆叠在一起而实现不同的功能。

在存储器晶片堆叠中，各个存储器晶片具有晶片选择(chipselection，cs)终端，其用于启动该存储器晶片。例如，dram晶片可具有列位址选通(rowaddressstrobe，ras)作为晶片选择终端。当在存储器晶片堆叠中的晶片的晶片选择终端施加信号时，可存取该晶片，而无法存取其他晶片。

在现有技术中，施加在存储器晶片堆叠的晶片选择终端的信号经由导线传递，而形成此等导线需要额外的制程；当产品朝向精细间距(fine-pitch)发展时，此等额外导线会增加信号导线短路的风险。再者，长线路亦会占据较多空间而造成信号传递延迟，并且造成大的晶片封装。

上文的「现有技术」说明仅是提供背景技术，并未承认上文的「现有技术」说明公开本公开的标的，不构成本公开的现有技术，且上文的「现有技术」的任何说明均不应作为本案的任一部分。

技术实现要素：

本发明的一实施例提供一种晶片封装，包括至少一集成电路晶粒。在一些实施例中，该至少一集成电路晶粒包括：一基板部，具有位于一前侧与一背侧之间的一内面；位于该前侧上的一电互连部；位于该电互连部的上表面上的至少一第一连接终端；位于该基板部的该背侧上的至少一第二连接终端；至少一连接线，电连接该至少一第一连接终端与该至少一第二连接终端；位于该基板部的该内面与该电互连部的该上表面之间的一晶片选择终端；以及一晶片选择线，连接至该晶片选择终端与该第二连接终端与该至少一第一连接终端其中之一；其中该晶片选择线与该至少一连接线至少其中之一包括一倾斜部，该倾斜部相对于该基板部的该背侧倾斜。

在一些实施例中，该倾斜部是设置在该基板部中，以及该晶片选择线另包括一垂直部，该垂直部位于该电互连部中。

在一些实施例中，该晶片选择线包括该倾斜部，该倾斜部相对于该基板部的该背侧倾斜，以及该至少一连接线包括一垂直部，该垂直部垂直于该基板部的该背侧。

在一些实施例中，该至少一连接线包括该倾斜部，该倾斜部相对于该基板部的该背侧倾斜，以及该晶片选择线包括一垂直部及一横部，该垂直部位该基板部中，该横部连接至该垂直部。

在一些实施例中，该至少一连接线包括具有第一倾斜角度的一第一倾斜部，该第一倾斜角度是相对于该基板部的该背侧，以及该晶片选择线包括具有第二倾斜角度的一第二倾斜部，该第二倾斜角度是相对于该基板部的该背侧，并且该第一倾斜角度是不同于该第二倾斜角度。

在一些实施例中，该至少一连接线包括具有第一倾斜角度的一第一倾斜部，该第一倾斜角度是相对于该基板部的该背侧，以及该晶片选择线包括具有第二倾斜角度的一第二倾斜部，该第二倾斜角是相对于该基板部的该背侧，并且该第一倾斜角度是与该第二倾斜角度实质相同。

在一些实施例中，该至少一连接线包含一垂直部，其位于该电互连部中。

在一些实施例中，该至少一连接线电连接的该第一连接终端并非位于电连接的该第二连接终端的正上方。

在一些实施例中，该晶片选择终端是位于该电互连部中。

在一些实施例中，该晶片选择终端是位于该基板部中。

在一些实施例中，该至少一集成电路晶粒包括包含多个第一连接终端及多个第二连接终端，该多个第一连接终端的数量是比该多个第二连接终端的数量短少至少一终端。

在一些实施例中，该至少一集成电路晶粒是晶圆上多个集成电路晶粒其中之一。

在一些实施例中，该至少一集成电路晶粒是从晶圆分离的集成电路晶粒。

在一些实施例中，该至少一集成电路晶粒是存储器晶片。

在一些实施例中，该第二连接终端与该第一连接终端是以错位方式沿着垂直方向设置。

在一些实施例中，该第二连接终端与该第一连接终端是以不对齐方式(misalignedmanner)沿着垂直方向设置。

在一些实施例中，该晶片封装包括一下集成电路晶粒以及一上集成电路晶粒，该上集成电路晶粒是堆叠在该下集成电路晶粒的上方，该上集成电路晶粒包含多个第二连接终端，该下集成电路晶粒包含多个第一连接终端，其中该上集成电路晶粒的该多个第二连接终端其中之一是未电连接至该下集成电路晶粒的该多个第一连接终端。

在一些实施例中，该晶片封装包括夹置在该下集成电路晶粒与该上集成电路晶粒之间的一粘着层。

在一些实施例中，该晶片封装包括一物件，并且该至少一集成电路晶粒是附接至该物件，其中该物件是选自于由封装电路基板、硅中介物、玻璃中介物、以及另一集成电路晶粒所组成的群组。

本发明的另一实施例是提供一种晶片封装的制备方法。在一些实施例中，该方法的步骤包括：提供一基板部，具有在一前侧与一背侧之间的一内面；在该基板部的该内面与该电互连部的一上表面之间，形成一晶片选择终端；在该前侧上，形成一电互连部；在该电互连部的该上表面上，形成至少一第一连接终端；形成连接至该晶片选择终端的一晶片选择插塞；形成电连接至该至少一第一连接终端的至少一连接插塞；以及在该基板部的该背侧上，形成电连接至该至少一连接插塞的至少一第二连接终端；其中该晶片选择插塞与该至少一连接插塞至少其中之一是一倾斜插塞，其是相对于该基板部的该背侧倾斜。

在一些实施例中，该方法的步骤另包括：在该基板部的该背侧上，形成具有至少一开口的一遮罩层；相对于一水平面，倾斜该基板部；经由该至少一开口，进行蚀刻制程，移除部分的该基板部，以形成相对于该基板部的该背侧的至少一开孔；以及使用导体填充该至少一开孔。

在一些实施例中，该方法的步骤另包括：相对于一水平面，倾斜该基板部；进行一激光钻孔制程，自该基板部的该背侧移除部分的该基板部，以形成相对于该基板部的该背侧的至少一开孔；以及用导体填充该至少一开孔。

在一些实施例中，形成晶片选择线是包括当该基板部定位于第一角度时，进行第一蚀刻制程，以形成至少一第一开孔，形成至少一连接线是包括当该基板部定位于第二角度时，进行第二蚀刻制程，形成至少一第二开孔，以及该至少一第一开孔与该至少一第二开孔是与该基板部的该背侧具有不同的夹角。

在一些实施例中，形成晶片选择线包括当该基板部是定位于第一角度时，进行一第一激光钻孔制程，以形成至少一第一开孔，形成至少一连接线是包括当该基板部是定位于第二角度时，进行一第二激光钻孔制程，以形成至少一第二开孔，并且该至少一第一开孔与该至少一第二开孔是与该基板部的该背侧具有不同的夹角。

在一些实施例中，该方法的步骤另包括：将该至少一集成电路晶粒堆叠至一物件，该物件是选自于由封装电路基板、硅中介物、玻璃中介物、以及另一集成电路晶粒所组成的群组。

在本公开的一些实施例中，在该集成电路晶粒中，该晶片选择线与该至少一连接线至少其中之一包含一倾斜部，该倾斜部相对于该基板的该背侧倾斜(形成倾斜贯穿硅通道)，因而缩短该集成电路晶粒中的该晶片选择信号的信号传输路径。

前述内容已相当广泛地概述本公开的特征与技术优点，因而可更理解以下本公开的详细说明。以下叙述本公开的其他特征与优点，其是形成本公开的权利要求的标的。该本领域技术人员应理解所公开的概念与特定实施例可作为基础而修饰或设计其他结构或制程以完成本公开的相同目的。该本领域技术人员亦应理解此均等建构并不脱离权利要求所主张的本公开的精神与范围。

附图说明

由以下详细说明与附随附图得以最佳了解本申请案公开内容的各方面。注意，根据产业的标准实施方式，各种特征并非依比例绘示。实际上，为了清楚讨论，可任意增大或缩小各种特征的尺寸。

图1是一剖面图，例示本公开的一实施例的晶片封装。

图2是一剖面图，例示本公开的另一实施例的晶片封装。

图3是一剖面图，例示本公开的另一实施例的晶片封装。

图4是一剖面图，例示本公开的另一实施例的晶片封装。

图5是一剖面图，例示本公开的另一实施例的晶片封装。

图6是一剖面图，例示本公开的另一实施例的晶片封装。

图7是一剖面图，例示本公开的另一实施例的晶片封装。

图8是一剖面图，例示本公开的另一实施例的晶片封装。

图9是一剖面图，例示本公开的另一实施例的晶片封装。

图10是一剖面图，例示本公开的另一实施例的晶片封装。

图11是一剖面图，例示本公开的另一实施例的晶片封装。

图12-17是剖面图，例示本公开的一实施例的制备集成电路晶粒的方法。

附图标记说明：

10a～10h集成电路晶粒

60a横部

60b垂直部

70a上连接终端

70b垂直插塞

80模塑料

90模塑料

100a～100k晶片封装

101a第一集成电路晶粒

101b第二集成电路晶粒

101c第三集成电路晶粒

101d第四集成电路晶粒

110基板部

110a前侧

110b背侧

110c内面

111a晶片选择终端

111b晶片选择终端

113a、113b垂直插塞

113c互连

113e互连

115第一开孔

117导体

117a晶片选择插塞

117b倾斜连接插塞

117c倾斜晶片选择插塞

117d互连

117e垂直通道

119a、119b、119c、119d晶片选择线

119d晶片选择线

120电互连部

120a上表面

121a上连接终端

121b下连接终端

125第二开孔

127金属凸块

129a连接线

129e连接线

130遮罩层

131开口

140a蚀刻气体

140b激光

200、200a、200c、200d物件

201a第一侧

201b第二侧

203焊球

205内线路

210a～210d接点

220a～220d焊球

300粘着层

400水平面

具体实施方式

以下公开内容提供许多不同的实施例或范例，用于实施本申请案的不同特征。元件与配置的特定范例的描述如下，以简化本申请案的公开内容。当然，这些仅为范例，并非用于限制本申请案。例如，以下描述在第二特征上或上方形成第一特征可包含形成直接接触的第一与第二特征的实施例，亦可包含在该第一与第二特征之间形成其他特征的实施例，因而该第一与第二特征并非直接接触。此外，本申请案可在不同范例中重复元件符号与/或字母。此重复是为了简化与清楚的目的，而非支配不同实施例与/或所讨论架构之间的关系。

再者，本申请案可使用空间对应语词，例如「之下」、「低于」、「较低」、「高于」、「较高」等类似语词的简单说明，以描述附图中一元件或特征与另一元件或特征的关系。空间对应语词是用以包括除了附图中描述的位向之外，装置于使用或操作中的不同位向。装置或可被定位(旋转90度或是其他位向)，并且可相应解释本申请案使用的空间对应描述。可理解当一特征是形成于另一特征或基板上方时，可有其他特征存在于其间。再者，本申请案可使用空间对应语词，例如「之下」、「低于」、「较低」、「高于」、「较高」等类似语词的简单说明，以描述附图中一元件或特征与另一元件或特征的关系。空间对应语词是用以包括除了附图中描述的位向之外，装置于使用或操作中的不同位向。装置或可被定位(旋转90度或是其他位向)，并且可相应解释本申请案使用的空间对应描述。

本公开涉及一种晶片封装，其包含至少一集成电路晶粒，其具有倾斜贯穿硅通道。为了使本公开可完全被理解，以下说明提供详细的步骤与结构。显然，本公开的实施并不限制本领域技术人员已知的特别细节。此外，不详细说明已知的结构与步骤，因而非不必要地限制本公开。本公开的较佳实施例详述如下。然而，除了详细对其进行说明外，本公开亦可广泛实施于其他实施例中。本公开的范围不受限于该详细说明，而是由权利要求所定义。

图1是一剖面图，例示本公开的一实施例的晶片封装100a。在一些实施例中，晶片封装100a包括物件200以及使用粘着层300而堆叠至物件200的集成电路晶粒10a。在一些实施例中，集成电路晶粒10a包括具有前侧110a与背侧110b的基板部110；在前侧110a上的电互连部120；在电互连部120的上表面120a上的多个上连接终端121a；在基板部110的背侧110b上的多个下连接终端121b；在电互连部120中的晶片选择终端111a；以及连接至晶片选择终端111a与下连接终端121b其中之一的晶片选择线119a，其中晶片选择线119a包括倾斜晶片选择插塞117a，其是相对于基板部110的背侧110b倾斜。在一些实施立中，前侧110a包含但不限于面对电互连部120的基板部110的上表面以及在上表面上方的空间；同样地，背侧110b包含但不限于面对物件200的基板部110的下表面以及在下表面下方的空间。在一些实施例中，晶片选择终端111a是电连接至逻辑电路中mos晶体管的栅极终端，逻辑电路可为dram晶片的外围电路，mos晶体管用于控制是否允许控制指令从源极端传送至漏极端。

在一些实施例中，物件200是封装电路基板或是硅/玻璃中介物，集成电路10a的多个下连接终端121b是经由多个金属凸块127而分别附接至物件200。在一些实施例中，粘着层300是非等向性传导膜(acf)、非等向性传导粘着剂(aca)、非传导膜/糊(ncf/ncp)、底胶填充物、muf(成型底胶填充，moldingunderfill)等。acf或是aca包括绝缘膜或是绝缘粘着剂，以及分散在绝缘膜或绝缘粘着剂内的传导粒子。ncf/ncp或是底胶填充/muf包括绝缘膜或是粘着剂，以及分散在绝缘膜/粘着剂内的非传导粒子。

在一些实施例中，基板部110可包含硅晶圆。例如，基板部110可包含单晶硅晶圆、包含碳化硅(sic)层或是硅锗(sige)层的硅晶圆，或是包含绝缘层的绝缘体上硅晶圆(soi)。在本实施例中，基板部110是单晶硅晶圆。在一些实施例中，集成电路晶粒10a可包含单元装置，其可形成于基板部110中且/或基板部110上，并且单元装置可包含金属氧化物半导体(mos)晶体管。

在一些实施例中，集成电路晶粒10a是晶圆上的多个集成电路晶粒其中之一。在一些实施例中，集成电路晶粒10a是从晶圆分离的集成电路晶粒。在一些实施例中，集成电路晶粒10a是存储器晶片，例如dram晶片或是快闪存储器晶片。已知存储器晶片包括用于定位存储器胞元的位址输入终端、用于输入数据至存储器胞元/自存储器胞元输出数据的输入/输出终端、以及电源供应终端。

在一些实施例中，倾斜晶片选择插塞117a是设置在基板部110内，并且晶片选择线119a另包括在电互连部120中的垂直插塞113a。在一些实施例中，晶片选择终端111a是形成于基板部110的前侧110a上，并且晶片选择终端111a下方无垂直插塞。在一些实施例中，晶片封装10a另包括多个连接线129a，其电连接上连接终端121a与下连接终端121b，其中连接线129a至少其中之一包含在基板部110中的倾斜连接插塞117b。在一些实施例中，连接线129a另包括在电互连部120中的垂直部113b。在一些实施例中，倾斜晶片选择插塞117a的倾斜角度是与倾斜连接插塞117b的倾斜角度实质相同，倾斜晶片选择插塞117a的倾斜角度与倾斜连接插塞117b的倾斜角度是相对于基板部110的背侧110b。

在一些实施例中，连接线129a其中之一电连接下连接终端121b其中之一至上连接终端121a其中之一，电连接的上连接终端121a并非位于电连接的下连接终端121b的正上方。在一些实施例中，下连接终端121b与上连接终端121a是以错位方式沿着垂直方向设置。在一些实施例中，下连接终端121b与上连接终端121a是以不对齐方式沿着垂直方向设置。在一些实施例中，多个上连接终端121a的数量是比多个下连接终端121b的数量短少至少一个终端。

图2是一剖面图，例示本公开的另一实施的晶片封装100b。在一些实施例中，晶片封装100b包括物件200以及通过粘着层300而堆叠至物件200的集成电路晶粒10b。在一些实施例中，基板部110具有在前侧110a与背侧110b之间的内面110c。相较于图1的集成电路晶粒10a具有晶片选择终端111a位于电互连部120中，图2的晶片封装100b具有晶片选择终端111b位于基板部110中，亦即在基板部110的内面110c与电互连部120的上表面120a之间。在一些实施例中，内面110c是隔离结构的底部，隔离结构例如浅沟渠隔离(sti)。

在一些实施例中，基板部110具有凹处(附图中未绘示)于前侧110a下方，以及晶片选择终端111b是形成于凹处中。在一些实施例中，集成电路晶粒10b包括晶片选择线119b，其连接至晶片选择终端111b与下连接终端121b其中之一。在一些实施例中，晶片选择线119b包括于基板部110中的倾斜晶片选择插塞117a，以及于电互连部120中的互连113c，其中倾斜晶片选择插塞117a是相对于基板部110的背侧110b倾斜。在一些实施例中，倾斜晶片选择插塞117a的倾斜角度是与倾斜连接插塞117b的倾斜角度实质相等，倾斜晶片选择插塞117a的倾斜角度与倾斜连接插塞117b的倾斜角度是相对于基板部110的背侧110b。

图3是一剖面图，例示本公开的另一实施例的晶片封装110c。在一些实施例中，晶片封装100c包括物件200，以及通过使用粘着层300而堆叠至物件200的集成电路晶粒10c。在图2的实施例中，为了连接晶片选择终端111b与下连接终端121b其中之一，集成电路晶粒10b使用晶片选择线119b，其包含于基板部110中的倾斜晶片选择插塞117a以及于电互连部120中的互连113c。相对地，在图3的实施例中，为了连接晶片选择终端111b与下连接终端121b其中之一，集成电路晶粒10c使用倾斜晶片选择插塞117c作为于基板部110中的晶片选择线119c。在一些实施例中，倾斜晶片选择插塞117c的倾斜角度是与倾斜连接插塞117b的倾斜角度实质不同，倾斜晶片选择插塞117c的倾斜角度与倾斜连接插塞117b的倾斜角度是相对于基板部110的背侧110b。

图4是一剖示图，例示本公开的另一实施例的晶片封装100d。在一些实施例中，晶片封装100d包括物件200，以及使用粘着层300而堆叠至物件200的集成电路晶粒10d。在图1的实施例中，为了连接晶片选择终端111a与下连接终端121b其中之一，集成电路晶粒10a使用晶片选择线119a，其包含于基板部110中的倾斜晶片选择插塞117a以及于电互连部120中的垂直插塞113a。相对地，在图4的实施例中，为了连接晶片选择终端111a与下连接终端121b其中之一，集成电路晶粒10d使用晶片选择线119d，其包含于基板部110中的互连117d以及于电互连部120中的垂直插塞113a。在一些实施例中，晶片选择终端111a是形成于基板部110的上表面上，并且互连117d直接接触晶片选择终端111a的底部因而省略垂直插塞113a。

在一些实施例中，互连117d包含连接至下连接终端121b的横部60a以及连接至晶片选择终端111a的底部与横部60a的垂直部60b。在一些实施例中，横部60a是被实施于基板部110的背侧110b上的重布层(rdl)中，以及垂直部60是被实施于基板部110中。换言之，在集成电路晶粒10d中，非倾斜线路用于连接晶片选择终端111a与下连接终端121b其中之一，而倾斜线路用于连接上连接终端121a与下连接终端121b。

图5是一剖示图，例示本公开的另一实施例的晶片封装100e。在一些实施例中，晶片封装100e包括物件200，以及通过使用粘着层300而堆叠至物件200的集成电路晶粒10e。在图1的实施例中，为了连接上连接终端121a与下连接终端121b，集成电路晶粒10a使用连接线129a，其包含于基板部110中的倾斜连接插塞117b以及于电互连部120中的垂直部113b。相对地，在图5的实施例中，为了连接上连接终端121a与下连接终端121b，集成电路晶粒10e使用多个连接线129e，其各自包含于电互连部120中的互连113e以及于基板部110中的垂直通道117e。换言之，在集成电路晶粒10e，非倾斜线路用于连接上连接终端121a与下连接终端121b，而倾斜线路用于连接晶片选择终端111a与下连接终端121b其中之一。

图6是一剖面图，例示本公开的另一实施例的晶片封装100f。在一些实施例中，晶片封装100f包括物件200，以及通过使用粘着层300而堆叠至物件200的至少一集成电路晶粒10f。在图1的实施例中，上连接终端121a的数量是比下连接终端121b的数量短少至少一个终端。相对地，在图6的实施例中，上连接终端121a的数目是与下连接终端121b的数目相同。在一些实施例中，集成电路晶粒10f另包含晶片选择终端111a上方的上连接终端70a，以及连接晶片选择终端111a与上连接终端70a的垂直插塞70b。在一些实施例中，上连接终端70a与上连接终端121a是整合形成；因此，上连接终端121a的数目是与下连接终端121b的数目相同。

图7是一剖面图，例示本公开的另一实施例的晶片封装100g。在一些实施例中，晶片封装100g包括物件200，以及通过使用粘着层300而堆叠至物件200的集成电路晶粒10g。图1的实施例的集成电路晶粒10是以面朝上的方式堆叠至物件200，而图7的实施例的集成电路晶粒10g是以面朝下的方式堆叠至物件200。

参考图7，在一些实施例中，集成电路晶粒10g另包含上连接终端70a以及连接晶片选择终端111a与上连接终端70a的垂直插塞70b；此外，晶片选择终端111a并未连接至下连接终端121b。因此，上表面120a上的连接终端的数目大于背侧110b上的连接终端的数目。在一些实施例中，电互连部120中的垂直插塞70b是作为晶片选择插塞(线路)，并且基板部110中没有晶片选择插塞113a。在一些实施例中，集成电路晶粒10g可具有于基板部110中的晶片选择终端，如图2所示。

图8是一剖面图，例示本公开的另一实施例的晶片封装100h。使用半导体装置的电子设备对于许多现代应用是重要的。随着电子技术的进展，电子设备的尺寸越来越小且结构与功能越来越复杂。晶圆级封装(wlp)技术已经普及并且被广泛使用。此一技术提供晶圆级技术制造具有高等功能与复杂结构的半导体装置，同时将半导体装置的尺寸最小化。

在一些实施例中，晶片封装100h包括多个堆叠的集成电路晶粒10a，如图1所示。在一些实施例中，晶片封装100h另包括模塑料80，其封装多个堆叠的集成电路晶粒10a。在一些实施例中，模塑料80包含不同材料，例如环氧化合物树脂、酚类硬化剂(phenolichardener)、二氧化硅(silica)、催化剂、色素、脱模剂、以及类似物中的一或多种。除了堆叠相同的图1的集成电路晶粒10a以形成晶片封装100h之外，晶片封装100h亦可通过堆叠第1-6图所示的不同的集成电路晶粒而形成。

在一些实施例中，考量最底部的集成电路晶粒10a作为第一集成电路晶粒101a以及在最底部集成电路晶粒正上方的集成电路晶粒10a作为第二集成电路晶粒101b，第二集成电路晶粒101b的多个下连接终端121b之一(最右方)并未电连接至第一集成电路晶粒101a的多个上连接终端121a。

在一些实施例中，例如，当经由第一集成电路晶粒101a的下连接终端121b、第一集成电路晶粒101a的连接线129a以及第二集成电路晶粒101b的晶片选择线119a选择性传送电子信号至第二集成电路晶粒101b的晶片选择终端111a时，第二集成电路晶粒101b被选择致能而可以被存取，其他非选择的集成电路晶粒则不可存取。同样地，可选择致能其他集成电路晶粒10a，并且可通过选择性施加电子信号至第一集成电路晶粒101a的不同的下连接终端121b而存取其他集成电路晶粒10a。

图9是一剖面图，例示本公开的另一实施例的晶片封装100i。在一些实施例中，晶片封装100i包括多个堆叠的图1所示的集成电路晶粒10a于物件200a上。在一些实施例中，晶片封装100i包括附接至物件200a的第一集成电路晶粒101a、自第一侧110a附接至第一集成电路晶粒101a的第二集成电路晶粒101b、自第一侧110a附接至第二集成电路晶粒101b的第三集成电路晶粒101c、以及自第一侧110a附接至第三集成电路晶粒101c的第四集成电路晶粒101d，其中粘着层300夹置在集成电路晶粒的间。除了堆叠相同的第一图的集成电路晶粒10a以形成晶片封装100i之外，晶片封装100i亦可通过堆叠不同的第1-6图所示的集成电路晶粒而形成。

在一些实施例中，物件200a是封装电路基板，其具有多个接点210a、210b、210c与210d，其中各自具有上垫、下垫、以及电连接下垫至上垫的传导路径。此外，封装电路基板或硅/玻璃中介物亦具有多个焊球或凸块(如铜柱凸块)220a、220b、220c与220d分别附接至多个接点210a、210b、210c与210d的多个下垫。在一些实施例中，集成电路晶粒10a的多个下连接终端121b是经由金属凸块127而分别附接至封装电路基板200的多个上垫。

在一些实施例中，例如，当经由焊球220b、接点210b、第一集成电路晶粒101a的连接线129a与第二集成电路晶粒101b的晶片选择线119a而选择性传送电子信号至第二集成电路晶粒101b的晶片选择终端111a时，第二集成电路晶粒101b可被选择致能并且可被存取，其他非选择的集成电路晶粒则不可存取。同样第，可选择致能第一集成电路晶粒101a，并且可经由焊球220a选择性传送电子信号而存取第一集成电路晶粒101a；可选择致能第三集成电路晶粒101c，并且可经由焊球220c选择性传送电子信号而存取第三集成电路晶粒101c；以及可选择致能第四集成电路晶粒101d，并且可经由焊球220d选择性传送电子信号而存取第四集成电路晶粒101d。

图10是一剖面图，例示本公开的另一实施例的晶片封装100j。在一些实施例中，晶片封装100j包括多个堆叠的图7所示的集成电路晶粒10g于物件200a上。在一些实施例中，晶片封装100i包括附接至物件200a的第一集成电路晶粒102a、自背侧110b附接至第一集成电路晶粒102a的第二集成电路晶粒102b、自背侧110b附接至第二集成电路晶粒102b的第三集成电路晶粒102c、以及自背侧110b附接至第三集成电路晶粒102c的第四集成电路晶粒102d，其中粘着层300是夹置在集成电路晶粒之间。

在一些实施例中，例如，当经由焊球220b、接点210b、第一集成电路晶粒102a的连接线129a、以及第二集成电路晶粒102b的垂直插塞70b选择性传送电子信号至第二集成电路晶粒102b的晶片选择终端111a时，第二集成电路晶粒102b被选择致能并且可被存取，其他非选择的集成电路晶粒则不可存取。同样地，可选择致能第一集成电路晶粒102a，并且可经由焊球220a选择性传送电子信号而存取第一集成电路晶粒102a；可选择致能第三集成电路晶粒102c，并且可经由焊球220c选择性传送电子信号而存取第三集成电路晶粒102c；以及可选择致能第四集成电路晶粒102d，并且可经由焊球220d选择性传送电子信号而存取第四集成电路晶粒102d。

图11是一剖面图，例示本公开的另一实施例的晶片封装100k。在一些实施例，晶片封装100k包括多个堆叠于物件200c的第一部分上的集成电路晶粒10a(图1)以及堆叠于物件200c的第二部分上的集成电路晶粒10h，其中集成电路晶粒10h具有与集成电路晶粒10a不同的功能。在一些实施例中，晶片封装100k另包括物件200d，物件200c是附接至物件200d。

在一些实施例中，物件200c是玻璃中介物或是硅中介物，物件200d是封装电路基板。在一些实施例中，集成电路晶粒10a与集成电路晶粒10h是自第一侧201a以金属凸块127附接至中介物200c，封装电路基板是自第二侧201b以焊球203附接至中介物200c，其中中介物200c包括内线路205，其电连接第一侧201a上的金属凸块127至第二侧201b上的焊球203。在一些实施例中，第一侧201a包含但不限于面对集成电路晶粒10a的中介物200c的上表面以及在上表面上方的空间；同样地，第二侧201b包含但不限于面对物件200d的中介物200c的下表面以及在下表面下方的空间。

在一些实施例中，晶片封装100k另包括模塑料90，其封装晶粒与物件200c。在一些实施例中，模塑料90包含不同材料，例如环氧化合物树脂、酚类硬化剂(phenolichardener)、二氧化硅(silica)、催化剂、色素、脱模剂、以及类似物中的一或多种。除了于晶片封装100k中堆叠图1的相同集成电路晶粒之外，可通过堆叠第1-6图所示的不同的集成电路晶粒而形成晶片封装100k；再者，可通过堆叠图7所示的不同的集成电路晶粒而形成晶片封装100k。

第12-17图是剖面图，例示本公开的一实施例的制备集成电路晶粒10a的方法。

参阅图12，通过包含沉积、微影与蚀刻制程的制程，在基板部110上形成电互连部120。在一些实施例中，基板部110可包含隔离结构所围绕的主动区(activearea，aa)中的晶体管，隔离结构例如浅沟渠隔离(sti)。在一些实施例中，通过产线后端(back-end-of-line，beol)金属化技术，在基板部110上形成电互连部120。

在一些实施例中，基板部110具有前侧110a与背侧110b，以及在前侧110a上形成晶片选择终端111a，并且通过包含沉积、微影与蚀刻制程的制程，在电互连部120的上表面120a上形成多个上连接终端121a。在一些实施例中，电互连部120具有于晶片选择终端111a下方的垂直插塞113a，以及分别于上连接终端121a下方的多个垂直插塞113b。

参阅图13，在一些实施例中，通过在基板部110的背侧110b上进行研磨制程，而将基板部110薄化。

参阅图14，在基板部的背侧上形成遮罩层130，例如具有至少一开口131的光致抗蚀剂层，以及基板部110是相对于水平面400倾斜。因此，进行蚀刻制程，例如使用蚀刻气体140a的非等向性干蚀刻，穿过至少一开口131移除部分的基板部110，以形成暴露垂直插塞113a的第一开孔115，其中第一开孔115与基板部110的背侧110b之间的夹角不是直角。在一些实施例中，蚀刻制程亦形成分别暴露多个垂直插塞113b的多个第二开孔125，其中第二开孔125与基板110的背侧110b之间的夹角不是直角。

参阅图15，在一些实施例中，取代使用非等向性干蚀刻，可使用激光140b以形成第一开孔115与暴露多个垂直插塞113b的第二开孔125。激光钻孔制程的细节可得自于技艺：(http://www.oxfordlasers.com/laser-micromachining/laser-micro-drilling/？gclid＝coo7wod3g8mcfvcdvaod2k8atw)，其全文并入本文作为参考，而不在此文予以重复。在一些实施例中，第一开孔115暴露垂直插塞113a(或是若晶片选择终端111a形成于基板部110中，则暴露晶片选择终端111a的底部)。

参阅图16，在一些实施例中，移除遮罩层130，并且使用导体117填充第一开孔115以形成倾斜晶片选择插塞117a，其中倾斜晶片选择插塞117a与垂直插塞113a形成晶片选择线119。在一些实施例中，使用导体117填充第二开孔125以形成多个倾斜连接插塞117b，其倾斜连接插塞117b与垂直插塞113b形成连接线129a。在一些实施例中，钨(w)是作为导体117，然而亦可使用其他传导材料。现有的电镀技术(例如用于高深宽比沟渠的由下而上电镀机制)用于填充第一开孔115与第二开孔125。在一些实施例中，倾斜插塞117a与倾斜插塞117b是作为倾斜贯穿硅通道。

参阅图17，在基板部110的背侧110b上形成多个下连接终端121b，其中下连接终端121b其中之一是连接至晶片选择线119的倾斜插塞117a。在一些实施例中，其他下连接终端121b是连接至连接线129a的倾斜插塞117b。因此，在下连接终端上形成金属凸块127，因而完成集成电路晶粒10a。

接着，集成电路晶粒10a是以夹置在集成电路晶粒10a与物件200之间的粘着层300而附接至物件200，以形成晶片封装10，如图1所示。

在第14-17图所示的实施例中，通过相同的制程，形成第一开孔115与第二开孔125。在一些实施例中，通过不同的制程，形成第一开孔115与第二开孔125。例如，基板部110可定位于第一角度以进行第一蚀刻(激光钻孔)制程，而形成暴露垂直插塞113a的第一开孔，而后基板部110是定位于第二角度以进行第二蚀刻(激光钻孔制程)，而形成暴露多个垂直插塞113b的多个第二开孔。在一些实施例中，第一角度与第二角度是背侧110b与垂直线的夹角，以及第一开孔与第二开孔具有相对于基板部110的背侧110b的不同夹角。在一些实施例中，第一角度与第二角度其中之一是实质直角。

此外，本领域技术人员应理解第12-17图所公开的制程可轻易使用作为修饰或设计的基础用以制备第2-7图所示的晶粒结构。

本发明的一实施例提供一种晶片封装，其包括至少一集成电路晶粒。在一些实施例中，该至少一集成电路晶粒包括：一基板部，其具有位于一前侧与一背侧之间的一内面；位于该前侧上的一电互连部；位于该电互连部的上表面上的多个第一连接终端；位于该基板部的该背侧上的多个第二连接终端；多个连接线，其电连接该多个第一连接终端与该多个第二连接终端；位于该基板部的该内面与该电互连部的该上表面之间的一晶片选择终端；以及一晶片选择线，其连接至该晶片选择终端与该第二连接终端与该多个第一连接终端其中之一；其中该晶片选择线与该多个连接线至少其中之一包括一倾斜部，该倾斜部相对于该基板部的该背侧倾斜。

本发明的另一实施例是提供一种制备晶片封装的方法。在一些实施例中，该方法的步骤包括：提供一基板部，具有在一前侧与一背侧之间的一内面；在该基板部的该内面与该电互连部的一上表面之间，形成一晶片选择终端；在该前侧上，形成一电互连部；在该电互连部的该上表面上，形成多个第一连接终端；形成连接至该晶片选择终端的一晶片选择插塞；形成电连接至该多个第一连接终端的多个连接插塞；以及在该基板部的该背侧上，形成电连接至该多个连接插塞的多个第二连接终端；其中该晶片选择插塞与该多个连接插塞至少其中之一是一倾斜插塞，其是相对于该基板部的该背侧倾斜。

在本公开的一些实施例中，在该集成电路晶粒中，该晶片选择线与该多个连接线至少其中之一包含一倾斜部，该倾斜部相对于该基板的该背侧倾斜(形成倾斜贯穿硅通道)，因而缩短该集成电路晶粒中的该晶片选择信号的信号传输路径。

虽然已详述本公开及其优点，然而应理解可进行各种变化、取代与替代而不脱离权利要求所定义的本公开的精神与范围。例如，可用不同的方法实施上述的许多制程，并且以其他制程或其组合替代上述的许多制程。

再者，本申请案的范围并不受限于说明书中所述的制程、机械、制造、物质组成物、手段、方法与步骤的特定实施例。本领域技术人员可自本公开的公开内容理解可根据本公开而使用与本文所述的对应实施例具有相同功能或是达到实质相同结果的现存或是未来发展的制程、机械、制造、物质组成物、手段、方法、或步骤。据此，此等制程、机械、制造、物质组成物、手段、方法、或步骤是包含于本申请案的权利要求内。