在有源装置区中具有埋入介电区的双极结晶体管的制作方法

本发明一般涉及半导体装置以及集成电路制造，并且尤其涉及双极结晶体管的制造方法和装置结构。

背景技术：

双极结晶体管除了其他最终用途外，可在高频及高功率应用中被发现。特别是，双极结晶体管的具体最终用途可用于无线通信系统和移动装置、开关及振荡器的放大器。双极结晶体管也可以用在高速逻辑电路。双极结晶体管是三端子的电子装置，其包括射极、本质基极和集极，由不同的半导体材料区来定义。在该装置结构中，本质基极位于射极与集极之间。NPN双极结晶体管可包括构成该射极与集极的n型半导体材料区，及构成本质基极的p型半导体材料区。PNP双极结晶体管包括构成射极与集极的p型半导体材料区，及构成本质基极的n型半导体材料区。在操作中，基极-射极结是正向偏压，基极-集极结是反向偏压。集极-射极电流可以藉由基极-射极电压进行控制。

需要改进用于双极结晶体管的制造方法及装置结构。

技术实现要素：

在本发明的一个实施例中，提供了一种用于制造装置结构的方法。形成沟槽隔离区沿侧壁环绕有源装置区。形成介电区从该有源装置区的侧壁横向延伸进入该有源装置区。该介电区位于该有源装置区的顶面之下，使得一部分的有源装置区位于该顶面及该介电区之间。

在本发明的一个实施例中，提供了一种用于双极结晶体管的装置结构。该装置结构包括：沟槽隔离区，其位于该半导体衬底内；有源装置区，具有顶面及与该沟槽隔离区共同延伸的侧壁；以及介电区，从该有源装置区的该侧壁横向延伸进入该有源装置区。该有源装置区由半导体衬底的一部分构成。该介电区位于该有源装置区的顶面之下，使得一部分的有源装置区位于该顶面及该介电区之间。

附图说明

附图包含在说明书中，并与以上披露的本发明以及以下示出的实施方式的详细描述的一般说明构成本说明书的一部分，附图示出本发明的各种实施例，并一起用于解释本发明的实施方式。

图1-5是根据本发明的一个实施例，用于制造装置结构的处理方法的连续制造阶段的衬底的一部分的横截面图。

图6是根据本发明的替代实施例的处理方法制造类似于图5的装置结构剖面图。

具体实施方式

参考图1及根据本发明的一个实施例，衬底10包括可用以形成集成电路装置的单晶半导体材料。例如，衬底10可以包括单晶含硅材料，诸如本体单晶硅晶圆。构成衬底10的半导体材料可包括电活性掺杂剂，其改变衬底10的电性能，并且还可以包括在其顶面的视需要的外延层。

沟槽隔离区12在衬底10内形成并延伸进入衬底10到给定的深度d₁。沟槽隔离区12界定各自由衬底10的半导体材料构成的有源装置区14及集极接触区16，并且提供电隔离。该集极接触区16位于该有源装置区14的附近并且由沟槽隔离区12的其中一个与该有源装置区14分隔开来。沟槽隔离区12的位置及安排定义了该有源装置区14的大小、几何形状、以及边界与集极接触区16的位置。有源装置区14具有侧壁15位于其边界并与沟槽隔离区12的接触互补侧壁共同延伸深度d₁。

沟槽隔离区12可以藉由浅沟槽隔离(shallow trench isolation，STI)技术形成，该技术涉及以光刻及干式蚀刻工艺来界定该沟槽，沉积电绝缘体填充该沟槽，并且使用例如化学机械研磨(CMP)来平坦化相对于衬底10的顶面的电绝缘体。该沟槽隔离区12可以包括介电材料，例如经化学气相沉积技术所沉积的硅的氧化物(例如，二氧化硅(SiO₂))。

该有源装置区14可界定双极结晶体管的集极18，或者可以包括集极18。该集极18可以构成该有源装置区14的全部或一部分，并且可以由衬底10的半导体材料构成。集极18的导电率可通过例如电活性掺杂剂的离子植入或是在衬底10的顶面生长掺杂外延层而提高。副集极(sub-collector)20可以以沟槽隔离区12下方的深度在衬底10中横向延伸，以便耦合集极18与集极接触区16。集极接触区16、集极18、及副集极20是由半导体衬底10的材料构成，并有共同的导电类型。

介电层22、24被依次沉积并铺设图案化的蚀刻掩模26。每个介电层22、24可以由具有介电常数(例如，介电率(permittivity))特性的介电材料的电绝缘体构成。在一个实施例中，介电层22可以包括藉由化学气相沉积(CVD)沉积的二氧化硅，及介电层24可以由使用化学气相沉积法沉积的氮化硅(Si₃N₄)构成。蚀刻掩模可以由一层感光材料，诸如有机光刻胶构成，可以藉由旋涂工艺铺设、预烘焙、暴露于通过光掩模的投射光、曝光后烘烤、并用化学显影剂显影。蚀刻掩模26包括开口28、30，它们相对于有源装置区14而位于沟槽预定位置以用于延伸到该沟槽隔离区12。

介电层22、24的蚀刻是通过蚀刻工艺以化学蚀刻选择性移除构成的介电材料并且延伸开口到沟槽隔离区12的顶面来进行，从而界定用于随后的蚀刻工艺的图案化的硬掩模。该蚀刻工艺可以包括湿式化学蚀刻工艺或干式蚀刻工艺，例如反应离子蚀刻(RIE)。该蚀刻掩模26可以随后被移除。如果包括光刻胶，在后续的清洁过程中，该蚀刻掩模26可以通过灰化或溶剂剥离来移除。

参考图2，其中，类似的附图标记参照到类似图1的特征，该处理方法的后续制造阶段中，沟槽32、34在沟槽隔离区12内使用蚀刻工艺而以开口28、30的位置来界定。用于蚀刻沟槽隔离区12的介电材料的蚀刻工艺具有化学蚀刻选择性以比有源装置区14的半导体材料及介电层24更高的速率(即，选择性的)移除介电材料。该蚀刻工艺可以包括干式蚀刻工艺，例如反应离子蚀刻(RIE)。蚀刻工艺被定时，使得沟槽32、34延伸到沟槽隔离区12的深度d₂小于深度d₁。所以，沟槽32及34只是部分地延伸到沟槽隔离区12，而不是下层的衬底10。沟槽32、34与有源装置区14共同延伸而不穿透到其侧壁15。

参考图3，其中，类似的附图标记参照到类似图1的特征，该处理方法的后续制造阶段中，在沟槽32、34的初始部分蚀刻后，于沟槽32、34边界的侧壁上形成间隙壁36。一种各向异性蚀刻工艺可被用于保形介电层以形成间隙壁36。间隙壁36可以由电绝缘体构成，例如使用化学气相沉积的氮化硅(Si₃N₄)沉积。间隙壁36是在工艺流程中随后被移除的牺牲元件，因此，不存在于完成的装置结构中。

形成间隙壁36之后，在开口28、30的位置使用蚀刻工艺令沟槽32、34延伸进入沟槽隔离区12更大的深度。用于蚀刻沟槽隔离区12的介电材料的蚀刻工艺具有化学蚀刻选择性以比有源装置区14的半导体材料、间隙壁36及介电层24的介电材料更高的速率(即，选择性的)移除介电材料。该蚀刻工艺可以包括干式蚀刻工艺，例如反应离子蚀刻(RIE)。蚀刻工艺被定时，使得沟槽32、34延伸到沟槽隔离区12的深度d₃小于深度d₁但大于深度d2。所以，部分蚀刻的结果，沟槽32及34只是部分地延伸到沟槽隔离区12，而不是下层的衬底10。沟槽32、34是与有源装置区14共同延伸而不穿透到其侧壁15。

高能离子，如单头箭头38示意所示，利用离子植入引入到有源装置区14以形成有源装置区14的受损区40、42。离子轨迹利用沟槽32、34提供的入口而撞击(impinge)该有源装置区14的侧壁15，并且离子38以一范围且范围分散(range straggle)的方式穿透该有源装置区14在侧壁15下方的半导体材料。植入条件(例如，角度，离子能量，剂量)可以修改以调节受损区40、42的特征。在一个实施例中，离子38可以是氩气(Ar)的正离子，以选定的或特定的角度植入。在另一个实施例中，离子38可以是硅(Si)或锗(Ge)的正离子，以选定或指定的角度植入。如本文所用，术语“倾斜植入”指的是离子轨迹撞击有源装置区14的顶面的入射行进角度大于或小于0°，其中，0°表示衬底10顶面的正交(即，垂直)方向。离子38的离子轨迹也相对于有源装置区14的侧壁15成角度。受损区40、42可以使用链式植入(chained implants)(例如，以不同的能量及/或不同的物种(如，氩或锗)的多个离散植入)来形成，而且受损区40、42可以以不引入离子(包括电活性掺杂剂)到有源装置区14的半导体材料的方式来形成。

受损区40、42的晶体结构会因离子38的植入损伤而改变。受损区40、42的形状及它们在有源装置区14的穿透深度可藉由改变(但不限于)下列因素而受到控制，如植入角度及离子能量的植入条件、以及沟槽32、34的宽度及深度还有间隙壁36的位置。间隙壁36作为位于受损区40、42上方的部分有源装置区14的植入掩模，而沟槽隔离区12作为位于受损区40、42下面的部分有源装置区14的植入掩模。间隙壁36的位置是藉由控制延伸沟槽32、34到深度d₂的初始部分蚀刻确定的。受损区40、42的厚度等于深度d₂及深度d₃之间的差，并藉由控制延伸沟槽32、34到深度d₃的后续部分蚀刻而确立。受损区40、42横向延伸一指定宽度W从沟槽隔离区12的侧壁及有源装置区14的侧壁15进入有源装置区14的边界。

在离子植入之后，受损区40、42的晶体结构不同于有源装置区14的上覆、横向相邻以及下层的半导体材料的晶体结构。例如，受损区40、42的半导体材料可藉由离子植入的非晶化而变为非晶的，使得与有源装置区14中的单晶半导体材料相比，受损区40、42的半导体材料不存在有结晶度。受损区40、42的下面、上面以及横向受到有源装置区的单晶半导体材料14所限制。如以下讨论者，结晶度差异促使受损区40、42的半导体材料的蚀刻速率不同或氧化速度不同，允许受损区40、42在不引起有源装置区14的半导体材料改变的情况下进行修改。

参考图4，其中，类似的附图标记参照到类似图3的特征，该处理方法的后续制造阶段中，受损区40、42的受损半导体材料转换为介电材料，受损区40、42形成介电区44、46。受损区40、42可使用湿式或干式热氧化工艺转换成介电区44、46，并且介电区44、46可以包括二氧化硅。在一个实施例中，受损区40、42的受损半导体材料(例如，硅)的氧化速度高于有源装置区14的周围未损伤的半导体材料(例如，单晶硅)。介电区44、46横向穿透到有源装置区14中并且局部缩小该有源装置区14。

介电区44、46界定从沟槽隔离区12延伸到有源装置区14及集极18的第二掩埋隔离区。有源装置区14的区域48、49位于介电区44、46及有源装置区14的顶面之间。所以，该介电区44、46被掩埋在有源装置区14的顶面之下，并且可以以沟槽32、34的初始部分蚀刻期间设置的距离(例如，d₂)与有源装置区14的顶面隔开。在一个实施例中，介电区44、46是由等于该距离的距离(例如，d₂)与有源装置区14的顶面隔开。

介电区44、46的形状及尺寸都与受损区40、42的形状及尺寸有关，介电区44、46的高度是由部分蚀刻以及间隙壁36在沟槽32、34的位置所建立的，并与d₂及d₃之间的差异有关。在一个实施例中，介电区44、46的最上层的深度可位于深度d₂而介电区44、46的最底部深度可位于深度d₃，使得该介电区44、46相对于有源装置区14的顶面从深度d₂垂直地延伸到深度d₃。介电区44、46的宽度是与受损区40、42的宽度W有关，并且在一个实施例中，可以等于受损区40、42的宽度W。

在一个替代实施例中，受损区40、42可以被移除，如以下结合图6的说明，以及由介电材料代替以形成介电区44、46。介电区44、46的候选无机介电材料可以包括，但不限于，二氧化硅(SiO₂)、掺氟硅玻璃(FSG)、及这些介电材料的组合。其特征在于，相比于二氧化硅的低介电常数。该介电区44、46可包括有机或无机介电材料，其可以是电绝缘体，特征是在室温下大于10¹⁰(Ω-m)的电阻率。或者，介电区44、46可包括低-k介电材料，其特征在于相对介电率或介电常数比二氧化硅约3.9的介电常数来得小。介电区44、46的候选低-k介电材料包括，但不限于，旋涂有机低-k介电材料(例如，旋涂聚合物树脂)及无机低-k介电材料(例如，有机硅酸酯玻璃，氢富集的碳氧化硅(SiCOH)，及碳掺杂氧化物)，以及这些及其它有机及无机介质的组合。

参考图5，其中，类似的附图标记参照到类似图4的特征，该处理方法的后续制造阶段中，间隙壁36从沟槽32、34中移除并且用电绝缘的固体介电材料填充沟槽32、34，使得沟槽隔离区12再次形成。在一个实施例中，用于沉积固体介电材料的保形沉积技术可以是使用硅烷或硅烷与氮气的混合物的任何一个硅源的低压化学汽相沉积(LPCVD)。在一个具体的实施例中，固体介电材料可以是藉由LPCVD沉积的硅的氧化物(例如SiO₂)。覆盖顶面的固体介电材料可以被回蚀或化学机械抛光移除，而且介电层22、24可以藉由化学湿式蚀刻及/或干式蚀刻移除以恢复平坦性。

在有源装置区14的顶面形成基部层50。基部层50可以由与集极18不同的半导体材料构成，并且可以是与集极18相反的导电类型。介电区44、46，其具有与沟槽32、34的部分蚀刻相关的特定厚度以及深度d₂及深度d₃之间的数值差，且与基部层50有非接触的关系。

基部层50可以由半导体材料制成，例如硅锗(SiGe)的合金，其硅(Si)含量的范围从95原子百分比至50原子百分比而锗(Ge)含量的范围从5原子百分比至50原子百分比。基部层50的锗含量在其整个厚度可以是渐进及/或步进分布。基部层50的半导体材料可以包括掺杂剂，例如从周期表第III族(例如，硼)中选择的p型掺杂剂，其浓度能有效赋予p型导电性以及视需要地给予碳(C)以抑制p型掺杂剂的向外扩散。基部层50可以由使用低温外延(LTE)的生长工艺，如汽相外延(VPE)沉积的半导体材料层而形成。基部层50的厚度可以根据装置预期的应用选择较大的层厚度用于功率放大应用。

射极52位于在基部层50的顶面。射极52可由与基部层50不同的半导体材料构成，并且可以具有与基部层50相反的导电类型。例如，射极52可缺少锗，但其至少存在于基部层50的一部分。在一个代表性实施例中，射极52可以由半导体材料构成，例如硅，由化学气相沉积沉积而得，并且可以掺杂从周期表第V族(例如，磷(P)或砷(As))中选择的n型掺杂剂，其浓度能有效的赋予n型导电性。

射极52被非导电性间隙壁54所包围，该间隙壁54覆盖射极开口，射极开口被界定在位于基部层50的顶面上的一个或多个介电层56中。该间隙壁54形成在射极52形成之前。间隙壁54可以藉由沉积电绝缘体构成的共形层来形成，诸如藉由CVD沉积的氮化硅，以及用各向异性蚀刻工艺(如RIE)来为该共形层塑形，即优先移除水平表面的电绝缘体。射极52包括邻近间隙壁54且与间隙壁54共同延伸的外侧壁。

外质基极58在基部层50内形成。藉由引入相对于基部层50的剩余部分可以增加导电率的掺杂剂浓度，可以形成外质基极58。在一个实施例中，外质基极58的形成可以藉由离子植入，具体地说，相对于基部层50的剩余部分，藉由植入从周期表第III族(例如，硼)中选择的p型掺杂剂的离子而形成，其浓度可有效地提高p型的导电性水平。介电区44、46，位于外质基极58及有源装置区14的区域48、49的下方，可以减少来自外质基极58的掺杂剂扩散通过有源装置区14的区域48、49，进入在该有源装置区14的集极18。

在一个替代实施例中，位于外质基极58下面的有源装置区14的区域48、49，可以故意掺杂选自周期表第III族的掺杂剂(例如，硼)，其浓度可有效地赋予p型导电性。导入区域48、49的半导体材料中的p型导电性与有源装置区14的区域48、49的初始n型半导体材料不同。该掺杂剂可以藉由离子植入来引入，在不提高集极-基极寄生电容的情况下，可以有效地降低基极电阻进而提高装置效率。就效果而言，基极电阻的降低与集极-基极寄生电容的任何增加脱钩，可以促使这些不同且经常竞争的装置性能的度量指针独立优化。植入区域48、49可以成为装置结构中本质基极与外质基极之间的连接区的一部分。

由该处理方法的制造阶段所形成的双极结晶体管的装置结构60的特征在于垂直架构，其包括射极52、集极18、以及位在射极52与集极18之间藉由基部层50的中心部分所界定的本质基极62。该本质基极62与集极18沿一个p-n结共同延伸，且射极52与本质基极62沿另一个p-n结共同延伸。外质基极58与本质基极62耦合以建立电接触。如果集极18、射极52、及本质基极62中的两个或全部三个是由不同能带隙的半导体材料所构成，则双极结晶体管可具有异质结双极晶体管(heterojunction bipolar transistor,HBT)的特点。

装置结构60不包括在其结构上凸起的外质基极。该介电区44、46位在射极52与基部层50之间的界面下方以特定的距离隔开。该特定的距离与沟槽32、34的初始部分蚀刻的深度d₂有直接关系。

在制造过程中的前段(front-end-of-line，FEOL)部分，可横跨基底10的至少一部分的表面区域复制装置结构60。在BiCMOS集成电路中，互补金属氧化物-半导体(CMOS)晶体管可以用衬底10的其他区域来形成。结果就是可以提供双极结晶体管(或异质结双极晶体管)及CMOS晶体管共同位于同一衬底10上。

标准的中段(middle-of-line，MOL)工艺与后段(back-end-of-line，BEOL)工艺如下，其中，包括形成介电层、过孔插塞及接线用于互连结构与装置结构60的耦合，以及用于附加装置结构60的其它类似接触，还有任何可以被包括制造在衬底10上的其他电路中的CMOS晶体管。

参考图6，其中，类似的附图标记参照到类似图5的特征，根据本发明的替代实施例的处理方法的后续制造阶段中，介电区44、46(图5)可以由以气隙(air gap)70、72形式的介电区取代，这是藉由移除受损区40、42的受损半导体材料，代替氧化受损区40、42(图3)，在受损区40、42形成。在一个实施例中，受损区40、42可以利用蚀刻工艺使用比有源装置区14周围未损的半导体材料(例如，单晶硅)更高的蚀刻速率将受损半导体材料(例如，硅)移除。与介电区44、46一样，气隙70、72侧向渗透到有源装置区14有效地作为沟槽隔离区12的横向延伸，并局部地缩小有源装置区14。气隙70、72的特征可以藉由一个有效介电率或接近一致的介电常数(真空介电率)来表示，或是可以在大气压力或接近大气压力下填充空气，或是可以在大气压力或接近大气压力下填充另一种气体，或是可以在低于大气压的压力(例如，部分真空)下包含空气或其它气体。

藉由定向或非共形沉积工艺所沉积的介电材料来填充沟槽32、34，使得气隙70、72得以保留。该介电材料包括电绝缘体，以便重新形成沟槽隔离区12及关闭气隙70、72。在一个实施例中，介电材料可由沉积的二氧化硅构成，该二氧化硅是藉由等离子体增强化学气相沉积(PECVD)沉积的硅的氧化物(例如SiO₂)。包括介电区44、46的气隙各代表没有介电材料的空的空间。

该方法与图5结合持续描述。包括介电区的气隙70、72因此形成在基部层50形成之前，其允许围绕气隙70、72的受损表面在基部层50生长之前被修复及钝化。

如上所述的方法用于制造集成电路芯片。所得的集成电路芯片可以藉由制造者以原始芯片形式(例如，具有多个未封装芯片的单一芯片)，以裸芯片或以封装的形式进行散布。在后一种情况下，芯片被安装在单个芯片封装内(例如，塑料载体，具有固定到母板或其他更高级别的载体的引线)或在多芯片封装内(例如，陶瓷载体，具有表面互连或掩埋互连中的任一个或两者皆有)。在任何情况下，芯片接着与其它芯片、离散电路元件及/或其它信号处理装置集成，作为(a)中间产品，诸如母板，或者(b)最终产品的一部分。最终产品可以是包括集成电路芯片的任何产品，范围从玩具及其他低端应用到具有显示器的高级计算器产品、键盘或其他输入设备以及中央处理器。

一个特征与另一个元件“连接”或“耦合”可以直接连接或耦合到其他元件，或者是相反的，可以存在一个或多个中间元件。如果中间元件不存在，一个特征可被“直接连接”或“直接耦合”到另一元件。如果至少存在一个中间元件，一个特征可被“间接连接”或“间接耦合”到另一元件。

本发明的各种实施例的描述是基于说明的目的，但并非意在穷举或限制所公开的实施例。对于本领域的普通技术人员，许多修改及变化将不脱离所描述实施例的范围及精神是显而易见的。本文选择所用的术语以最好地解释实施例的原理，在市场中发现的实际应用或技术改进过的技术，或使普通技术人员能够理解在此公开的实施例。