一种可调控制栅增加ILD填充窗口的工艺方法与流程

本发明涉及集成电路制造领域，尤其涉及一种可调控制栅增加ILD填充窗口的工艺方法。

背景技术：

浮栅型非易失存储器(Non-volatile memory,简称NVM)是一种常见的集成电路器件，其包括一个源极、一个漏极、一个门极和一个浮栅(Floating Gate)。通常，可采用经典的堆叠栅工艺(stack-gate)形成浮栅型非易失存储器结构。靠近隧穿氧化层的多晶硅层作为浮栅，顶部的多晶硅层作为控制栅(control gate poly)，两多晶硅层之间的绝缘层为二氧化硅或者ONO(Oxide-Nitride-Oxide)结构，起到隔绝浮栅区的作用。

与易失存储器相比，由于浮栅的存在，非易失存储器即使在系统关闭或无电源供应时仍能保持数据信息，因此广泛应用于闪存。

为了保证浮栅型非易失存储器器件的擦除和读写速度，需要晶体管具备较大的击穿电压。一般来说，提高轻掺杂漏(Lightly Doped Drain,，简称LDD)IMP的能量可以获得较高的结击穿电压，而高能量的LDD IMP就需要较厚的多晶硅栅阻止离子穿透。

目前工艺通常采用炉管(Furnace)工艺沉积而成，厚度在2000埃左右，然后再经过干法刻蚀工艺最终形成器件控制栅，工艺流程如图1所示。

请参阅图1，图1为现有技术中形成器件控制栅的流程示意图。如图1所示，该方法包括如下步骤：

步骤S01：提供半导体基底100，该半导体100基底表面至少有一单元存储(cell memory)区域和外围器件(Peripheral)区域。

请参阅图2，图2为图1中完成步骤S01后的结构剖面示意图。图中，单元存储区域包括隧穿氧化层101，隧穿氧化层上形成多晶硅浮栅102，多晶硅浮栅上形成绝缘层ONO103；图中的外围器件区域包括栅氧化层105；该半导体基底还包括STI(Self-aligned Isolation，自对准浅沟道隔离)104。

步骤S02：在半导体基底100表面形成多晶硅栅106(如图3所示，图3为图1中完成步骤S02后的结构剖面示意图)。

步骤S03：在多晶硅栅106表面进行光刻胶涂布和显影，经过干法刻蚀形成最终控制栅结构(如图4所示，图4为图1中完成步骤S03后最终形成器件控制栅的结构剖面示意图)。

目前，浮栅型非易失存储器的外围器件区域和单元存储区域的控制栅可以采用炉管工艺一步沉积而成，厚度一般在2000埃左右，而浮栅型非易失存储器件的单元存储区域除了具有与外围器件区域相同厚度的控制栅外，还有大约1000埃厚度的浮栅结构，随着NVM尺寸的不断减小，单元存储区域的沟槽(space trench)的深宽比大大增大，在ILD(inter layer Deposition)过程中极易产生空洞(void)，单元存储区域沟槽的完全填充变的非常困难，这将严重影响器件的可靠性性能。

技术实现要素：

为了克服以上问题，本发明旨在提供一种可调控制栅增加ILD填充窗口的工艺方法，此工艺可以根据需求调节控制栅厚度。一方面，在不影响外围器件性能的条件下减薄控制栅厚度有效降低单元存储区域的单元存储区域沟槽的深宽比，最终实现有利于ILD填充的目的；另一方面，在不影响外围器件性能的条件下减薄控制栅厚度可以改善ILD(inter layer Deposition)填充后器件表面的平整性，有利于后续的光刻工艺。

为实现上述目的，本发明的技术方案如下：

本发明提供一种可调控制栅增加ILD填充窗口的工艺方法，其包括：

步骤S1：提供半导体基底，所述半导体基底表面至少有一单元存储区域和外围器件区域；

步骤S2：在半导体基底表面沉积第一多晶硅栅层；

步骤S3：在第一多晶硅栅层表面生长一层氧化硅阻挡层；

步骤S4：在氧化硅阻挡层表面进行光刻胶涂布和显影，露出外围器件区域，仅刻蚀去除外围器件区域的氧化硅阻挡层，去除剩余的光刻胶；

步骤S5：在单元存储区域的氧化硅阻挡层和外围器件区域的第一多晶硅栅层表面沉积第二多晶硅栅层；

步骤S6：在第二多晶硅栅层表面进行光刻胶涂布和显影，露出单元存储区域，刻蚀去除仅单元存储区域的第二多晶硅栅层，去除剩余的光刻胶；

步骤S7：刻蚀去除剩余的氧化硅阻挡层；

步骤S8：在单元存储区域和外围器件区域的多晶硅栅表面进行光刻胶涂布和显影，经过干法刻蚀形成最终的双多晶硅栅结构。

优选地，所述步骤2中形成的第一多晶硅栅层厚度，取决于单元存储区域的控制栅的厚度，取值范围为100埃～2500埃。

优选地，所述步骤2中采用炉管工艺在半导体基底表面沉积第一多晶硅栅层。

优选地，所述步骤3中形成的氧化硅阻挡层厚度在50埃～500埃。

优选地，所述氧化硅阻挡层作为去除所述单元存储区域多晶硅栅层的阻挡层，其生长的工艺方法为ISSG、炉管、RTO或CVD。

优选地，所述步骤4中采用的光刻胶为负胶或者正胶，去除所述外围炉管区域氧化硅阻挡层的工艺为湿法刻蚀工艺。

优选地，步骤5中的所述在单元存储区域的氧化硅阻挡层和外围器件区域的第一多晶硅栅层表面沉积第二多晶硅栅层的厚度取决于所述第一多晶硅栅层的厚度及所述外围器件区域多晶硅栅层的厚度需求，取值范围为100埃～2500埃。

优选地，所述步骤5中采用炉管工艺在单元存储区域的氧化硅阻挡层和外围器件区域的第一多晶硅栅层表面沉积第二多晶硅栅层。

优选地，所述步骤6中采用的光刻胶为负胶或者正胶，所述单元存储区域的第二多晶硅栅层采用干法刻蚀工艺去除。

优选地，在所述步骤7中，采用湿法刻蚀工艺去除剩余氧化硅阻挡层。

从上述技术方案可以看出，本发明提供的可调控制栅增加ILD填充窗口的工艺方法，可以获得单元存储区域较薄控制栅而外围器件区域较厚控制栅的双多晶硅栅结构。该结构可以达到以下效果：

①、本发明可以同时获得较厚多晶硅栅的外围器件区域和较薄多晶硅栅的单元存储区域的双多晶硅栅层的结构，有效降低单元存储区域沟槽的深宽比，在不影响外围器件性能的条件下减薄单元存储区域的控制栅厚度，有效降低单元存储区域沟槽的深宽比，最终实现有利于ILD填充的目的；

②、在不影响外围器件性能的条件下减薄单元存储区域的控制栅厚度可以改善ILD(inter layer Deposition)填充后器件表面的平整性，有利于后续的光刻工艺；

③、可以根据器件需求自如调整单元存储区域和外围器件区域的多晶硅栅厚度，工艺流程简单可控。

附图说明

图1为现有技术中形成器件控制栅的流程示意图

图2为图1中完成步骤S01后的结构剖面示意图

图3为图1中完成步骤S02后的结构剖面示意图

图4为图1中完成步骤S03后最终形成器件控制栅的结构剖面示意图

图5为本发明实施例中形成器件控制栅的流程示意图

图6为本发明实施例中完成步骤S1后的结构剖面示意图

图7为本发明实施例中完成步骤S2后的结构剖面示意图

图8为本发明实施例中完成步骤S3后的结构剖面示意图

图9为本发明实施例中完成步骤S4后的结构剖面示意图

图10为本发明实施例中完成步骤S5后的结构剖面示意图

图11为本发明实施例中完成步骤S6后的结构剖面示意图

图12为本发明实施例中完成步骤S7后的结构剖面示意图

图13为本发明实施例中完成步骤S8后的结构剖面示意图

具体实施方式

体现本发明特征与优点的实施例将在后段的说明中详细叙述。应理解的是本发明能够在不同的示例上具有各种的变化，其皆不脱离本发明的范围，且其中的说明及图示在本质上当做说明之用，而非用以限制本发明。

以下结合附图，通过具体实施例对本发明的可调控制栅增加ILD填充窗口的工艺方法作进一步详细说明。需要说明的是，本发明解决的问题是在保持外围器件区域较厚的多晶硅栅层的同时，又可以减薄单元存储区域的控制栅厚度。

下面结合附图对本发明的具体实施方式进行详细的说明。

请参阅图5，图5为本发明实施例中形成器件控制栅的流程示意图，如图所示，该方法的形成步骤可以包括：

步骤S1：提供半导体基底，所述半导体基底表面至少有一单元存储区域和外围器件区域。具体地，如图6所示，图中的半导体基底200可以采用P型半导体衬底(P substrate)，图中的隧穿氧化层201可以为二氧化硅。假设以ISSG方式形成，其厚度可以为8nm左右。图中的浮栅202为单晶硅或多晶硅，例如，90nm多晶硅；图中的极间氧化层203其组成可以是氧-氮-氧或者二氧化硅，在本实施例中，氧-氮-氧氧化层的厚度可以为11nm；图中的栅氧化层205可以为二氧化硅材料，本实施例中，可以为同时包含16.9nm和3.8nm两种不同厚度的栅氧化层。

步骤S2：在半导体基底表面沉积第一多晶硅栅层。具体地，本实施例中，步骤2中可以采用炉管工艺在整片半导体基底表面均匀沉积第一多晶硅栅层206，在沉积过程中，步骤2中形成的第一多晶硅栅层厚度可以为100埃～2500埃(例如为1150埃)，沉积第一多晶硅栅层的温度可以为摄氏620度。请参阅步骤S7，图7为本发明实施例中完成步骤S2后的结构剖面示意图。

步骤S3：在第一多晶硅栅层表面生长一层氧化硅阻挡层。本实施例中，氧化物阻挡层可采用RTO(Rapid Thermal Oxidation)或者ISSG(In-Situ Steam Generation)以及炉管工艺得到。

假设，采用ISSG工艺形成，氧化物为SiO₂，形成氧化硅阻挡层过程中，工艺温度可以为1000C，厚度可以为10nm。需要说明的是，该氧化物阻挡层207在后续刻蚀(poly Etch)的过程中起到保护单元存储区域第一多晶硅栅层206的作用，并且，为最终成功形成单元存储区域和逻辑区不同多晶硅栅厚度的双多晶硅栅结构，起到重要的作用。请参阅图8，图8为本发明实施例中完成步骤S3后的结构剖面示意图。

步骤S4：在氧化硅阻挡层表面进行光刻胶涂布和显影，露出外围器件区域，刻蚀去除仅外围器件区域的氧化硅阻挡层，去除剩余的光刻胶。

如图9所示，将单元存储区域的氧化物阻挡层207保留，仅去除外围器件区域的SiO₂阻挡层。具体地，在单元存储区域被光刻胶覆盖，外围器件区域显影打开，可以采用光刻方法即采用湿法刻蚀工艺将外围器件区域的氧化物阻挡层207去除，然后，再将剩余光刻胶去除，最终形成单元存储区域第一多晶硅栅层206表面覆盖氧化硅阻挡层而外围器件区域第一多晶硅栅层206表面没有氧化硅阻挡层207的结构。

在本发明的实施例中，该光刻胶可采用正胶或者负胶，假设以负胶为例，湿法刻蚀可采用HF或者BOE，本实施例中以BOE为例，并且过刻蚀(Over etch简称OE)50％，以确保外围器件区域两层多晶硅栅之间没有氧化硅阻挡层207的残留。

步骤S5：在单元存储区域的氧化硅阻挡层和外围器件区域的第一多晶硅栅层表面沉积第二多晶硅栅层。

如图10所示，在单元存储区域的氧化硅阻挡层和外围器件区域的第一多晶硅栅层206表面沉积第二多晶硅栅层209。该第二多晶硅栅层209仍采用第一多晶硅栅层206的炉管沉积工艺。经过湿法工艺清洗后，在单元存储区域的氧化硅阻挡层207和外围器件区域的第一多晶硅栅层206表面沉积第二多晶硅栅层209。本实施例中，假设，温度以620C，厚度为650A，第二多晶硅栅层209沉积之前的湿法清洗会在外围器件区域第一多晶硅栅层206表面形成一层薄薄的化学氧化层(chemical Oxide)208。

所以，经过以上步骤，最终单元存储区域形成为基底-第一多晶硅栅层-氧化物阻挡层-第二多晶硅栅层的结构，而外围器件区域形成为基底-第一多晶硅栅层-化学氧化层-第二多晶硅栅层的结构。

步骤S6：在第二多晶硅栅层表面进行光刻胶涂布和显影，露出单元存储区域，刻蚀去除仅单元存储区域的第二多晶硅栅层，去除剩余的光刻胶。

如图11所示，在第二多晶硅栅层209表面进行光刻胶涂布和显影，露出单元存储区域，刻蚀去除仅单元存储区域的第二多晶硅栅层209，去除剩余的光刻胶。具体地，首先，采用光刻工艺，将单元存储区域光刻胶显影打开，外围器件区域光刻胶覆盖；然后，采用干法刻蚀工艺去除单元存储区域的第二多晶硅栅层209，停在氧化硅阻挡层207上；最后，去除剩余的光刻胶，最终形成单元存储区域为基底-第一多晶硅栅层-氧化硅阻挡层的结构，而外围器件区域则为基底-第一多晶硅栅层-化学氧化层-第二多晶硅栅层的结构。

上述步骤完成后，本发明成功实现了外围器件区域较厚多晶硅栅的结构要求。在本实施例中，以两层多晶硅栅相加最终厚度可以为1750埃。在本步骤中，去除单元存储区域的第二多晶硅栅层209之后，还可以进行多晶硅栅的离子注入工艺以调节多晶硅(poly)的电阻。

步骤S7：刻蚀去除剩余的氧化硅阻挡层。如12所示，采用湿法刻蚀工艺去除剩余的氧化硅阻挡层207。该湿法刻蚀工艺可采用HF或者BOE，本实施中仍以BOE为例，湿法刻蚀过程中OE仍为50％，以确保单元存储区域第一多晶硅栅层206表面没有氧化硅阻挡层207的残留。

步骤S8：在单元存储区域和外围器件区域的多晶硅栅表面进行光刻胶涂布和显影，经过干法刻蚀形成最终的双多晶硅栅结构。

如图13所示，在单元存储区域和外围器件区域的多晶硅栅表面进行光刻胶涂布和显影，经过干法刻蚀形成最终的双多晶硅栅结构，该光刻胶可以是负胶或者正胶。在本实施例中，以正胶为例，单元存储和外围器件区域采用干法刻蚀工艺分别刻蚀，最终形成控制栅。

综上，本发明提供了一种可以同时获得较厚的外围器件区域多晶硅栅和较薄的控制栅的双多晶硅栅结构，有效降低单元存储沟槽的深宽比，在不牺牲外围器件的击穿电压的情况下达到改善ILD填充能力的目的，且单元存储区域控制栅高度的降低，在ILD完成之后可以有效提高晶圆(wafer)表面的平整度，有利于后续的光刻工艺。

与现有技术相比，该工艺方法可以根据器件需求自如调整单元存储和外围器件区域的多晶硅栅厚度，工艺稳定可控，适合批量生产。

以上的仅为本发明的实施例，实施例并非用以限制本发明的专利保护范围，因此凡是运用本发明的说明书及附图内容所作的等同结构变化，同理均应包含在本发明的保护范围内。