集成扇出结构以及形成方法与流程

本发明的实施例涉及集成电路器件，更具体地，涉及集成扇出结构以及形成方法。

背景技术：

随着半导体技术的发展，半导体芯片/管芯变得越来越小。同时，更多功能需要集成至半导体管芯内。因此，半导体管芯需要将越来越多的I/O焊盘封装至更小的区域内，并且因此随着时间I/O焊盘的密度迅速提升。结果，半导体管芯的封装变得更加困难，这会对封装产量产生不利影响。

传统的封装技术可以划分为两类。在第一类中，晶圆上的管芯在它们被切割之前封装。这种封装技术具有一些有利的特征，诸如更大的生产量和更低的成本。此外，需要较少的底部填充物或模塑料。然而，这种封装技术还具有一些缺陷。如前所述，管芯的尺寸变得越来越小，并且对应的封装件仅可为扇入型封装件，其中，每个管芯的I/O焊盘都被限于直接位于对应管芯的表面上方的区域。由于管芯的面积有限，I/O焊盘的数量由于I/O焊盘的间距的限制而受到限制。如果焊盘的间距减小，则可能发生焊料桥接。此外，在固定的焊球尺寸需求下，焊球必须具有特定尺寸，这进而限制可以封装在管芯表面上的焊球的数量。

在另一类封装中，管芯在它们被封装之前从圆切割，并且仅封装“已知良好管芯”。该封装技术的有利特征是形成扇出型封装件的可能性，这意味着管芯上的I/O焊盘可以分布至比管芯更大的区域，并且因此可以增大封装在管芯的表面上的I/O焊盘的数量。

技术实现要素：

本发明的实施例提供了一种形成半导体器件的方法，所述方法包括：形成沿着第一管芯和第二管芯的侧壁延伸的模塑料；以及在所述第一管芯、所述第二管芯和所述模塑料上方形成再分布层，所述再分布层包括位于所述第一管芯和所述第二管芯之间的间隙上面的导体，所述导体以第一角度布线在所述第一管芯的边缘上方，相对于所述第一管芯和所述第二管芯之间的最短的线测量所述第一角度，并且所述第一角度大于0。

本发明的另一实施例提供了一种形成半导体器件的方法，所述方法包括：在衬底上放置第一管芯，所述第一管芯的顶面包括第一介电层，其中，所述第一介电层的边缘从所述第一管芯的下边缘偏移；在所述衬底上放置第二管芯，所述第二管芯的顶面包括第二介电层，其中，所述第二介电层的边缘从所述第二管芯的下边缘偏移；形成沿着所述第一管芯和所述第二管芯的侧壁延伸的模塑料；形成延伸穿过所述模塑料的贯通孔；以及在所述第一管芯和所述第二管芯上方形成再分布层，所述再分布层包括位于所述第一管芯和所述第二管芯之间的间隙上面的导体，所述导体在所述第一管芯的所述边缘上方以非垂直于所述第一管芯的面向所述第二管芯的边缘的方式布线。

本发明的又一实施例提供了一种半导体器件，包括：第一管芯；第二管芯；模制材料，在所述第一管芯和所述第二管芯之间延伸；以及再分布层，位于所述第一管芯和所述第二管芯上面，所述再分布层包括位于所述第一管芯和所述第二管芯之间的间隙上面的导体，所述导体在所述第一管芯的边缘上方以第一角度布线，相对于所述第一管芯和所述第二管芯之间的最短的线测量所述第一角度，并且所述第一角度大于0。

附图说明

为更完整的理解本发明实施例及其优点，现将结合附图所进行的以下描述作为参考，其中：

图1至图16是根据一些示例性实施例的制造贯通孔(TV)封装件的中间阶段的截面图；

图17至图19示出了根据一些示例性实施例的管芯至管芯金属连接件的截面图和平面图；以及

图20至图22是根据一些示例性实施例的制造TV封装件的中间阶段的截面图。

具体实施方式

以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件形成为直接接触的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。

而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等的空间相对术语，以便于描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而在此使用的空间相对描述符可以同样地作相应的解释。

根据各个示例性实施例提供了集成扇出(“InFO”)封装件及其形成方法。示出了形成InFO封装件的中间阶段并且讨论了实施例的变形。

图1至图16示出了根据一些实施例的在形成半导体封装件中的中间步骤的截面图。首先参考图1，示出了具有形成在其上的释放层22的载体衬底20。通常地，载体衬底20在后续的加工步骤中提供临时的机械和结构支撑。例如，载体衬底20可以包括任何合适的材料，诸如硅基材料(诸如硅晶圆、玻璃或氧化硅)或其他材料(诸如氧化铝、陶瓷材料)、这些材料的任意组合等。在一些实施例中，为了适应进一步的加工，载体衬底20是平坦的。

释放层22是在载体衬底20上方形成的可选层，可以允许更容易地去除载体衬底20。如下面更详细的解释，各个层和器件将放置在载体衬底20上方，之后可以去除载体衬底20。可选的释放层22有助于载体衬底20的去除，减少了对形成在载体衬底20上方的结构的损坏。释放层22可以由基于聚合物的材料形成。在一些实施例中，释放层22是诸如光热转换(LTHC)释放涂层的环氧化物基热释放材料，该材料在被加热时失去其粘性。在其他实施例中，释放层22可为紫外线(UV)胶，其在暴露于UV光时丧失它的粘合性能。释放层22可以作为液体被分配并且被固化。在其他实施例中，释放层22可以是层压至载体衬底20上的层压薄膜。可以使用其他释放层。

参考图2，在释放层22上方形成缓冲层24。缓冲层24是介电层，该介电层可以是聚合物(诸如聚苯并恶唑(PBO)、聚酰亚胺、苯并环丁烯(BCB)等)、氮化物(诸如氮化硅等)、氧化物(诸如氧化硅、磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂的磷硅酸盐玻璃(BPSG)或它们的组合等)等，并且例如，可以通过旋涂、层压、化学汽相沉积(CVD)等来形成。在一些实施例中，缓冲层24是具有均匀厚度的平坦层，其中该厚度可以介于约2μm与约6μm之间。缓冲层24的顶面和底面也是平坦的。

现在参考图2至图6，根据一些实施例，示出了贯通孔(“TV”)33的形成(见图6)。贯通孔33提供从封装件的一侧至封装件的另一侧的电连接。例如，如将在下面更详细的解释，一个或多个管芯将被安装至缓冲层24并且将围绕贯通孔和管芯形成模塑料。随后，诸如另一个管芯、封装件、衬底等的另一器件，可以附接至管芯和模塑料。贯通孔33提供另一器件和封装件的背侧之间的电连接，无需通过安装至缓冲层24的管芯传递电信号。

如图2所示，例如，可以通过在缓冲层24上方形成导电晶种层26来形成贯通孔33。在一些实施例中，晶种层26是金属层，其可以是单层或包括由不同材料形成的多个子层的复合层。晶种层26可由铜、钛、镍、金或它们的组合等制成。在一些实施例中，该晶种层26包括钛层和钛层上方的铜层。例如，可以使用物理汽相沉积(PVD)、CVD、原子层沉积(ALD)、它们的组合等形成晶种层26。在一些实施例中，晶种层26包括钛层26A和位于钛层26A上方的铜层26B。在可选实施例中，晶种层26是铜层。

转向图3，诸如图案化的光刻胶层28的掩模层可以被沉积和图案化，其中，在掩模层中的开口30暴露出晶种层26。参照图4，例如，可以使用化学镀工艺或电化学镀工艺利用导电材料填充开口30(见图2)，从而产生金属部件32。镀工艺在图案化的光刻胶层28中可以单向填充开口(例如，从晶种层26向上)。单向填充可以允许这样的开口的更均匀的填充。可选地，可以在图案化的光刻胶层28中的开口30的侧壁上形成另一晶种层，并且可以多向填充这样的开口。金属部件32包括铜、铝、钨、镍、焊料或它们的合金。金属部件32的顶视图形状可以为矩形、正方形、圆形等。通过随后放置的管芯34的厚度来确定金属部件32的高度(在图7中示出)，在一些实施例中，金属部件32的高度大于管芯34的厚度。

接下来，如图5所示，例如，在灰化和/或湿剥离工艺中，可以去除掩模层。参照图6，执行蚀刻步骤以去除晶种层26的暴露部分，其中蚀刻可以是各向异性蚀刻。另一方面，晶种层26中的与金属部件32重叠的部分保持不被蚀刻。金属部件32和剩余下面的晶种层26的部分形成贯通孔33。尽管晶种层26被示为与金属部件32分离的层，但当晶种层26由与各自上面的金属部件32类似或相同的材料形成时，晶种层26可以与金属部件32合并而在它们之间没有可辨别的界面。在一些实施例中，在晶种层26与上面的金属部件32之间存在可辨别的界面。贯通孔33也可以通过诸如铜引线接合工艺的引线接合工艺放置的金属线柱来实现。引线接合工艺的使用可以消除对沉积晶种层26、沉积并图案化掩模层28以及形成贯通孔33的电镀的需求。

根据一些实施例，图7示出了将集成电路管芯34附接至缓冲层24的背侧。在一些实施例中，集成电路管芯34可以通过粘合层36(诸如管芯附接膜(DAF))粘附于缓冲层24。粘合层36的厚度可以在从约5μm至约50μm的范围内，诸如约10μm。如图7所示，集成电路管芯34可以是两个管芯，或在一些实施例中，可以附接一个或两个以上的管芯，以及可以包括适合特定方法的任何管芯。例如，集成电路管芯34可以包括静态随机存取存储器(SRAM)芯片或动态随机存取存储器(DRAM)芯片、处理器、存储芯片、逻辑芯片、模拟芯片、数字芯片、中央处理单元(CPU)、图形处理单元(GPU)或它们的组合等。集成电路管芯34可以附接至任何适合的位置以用于特定的设计或应用。

在附接至缓冲层24之前，可以根据可应用的制造工艺处理每个集成电路管芯34以在集成电路管芯34中形成集成电路(未示出)。在一些示例性实施例中，集成电路管芯34包括金属柱40(诸如铜柱)，该金属柱电连接至诸如管芯34中的晶体管(未示出)的器件。在一些实施例中，介电层38形成在对应管芯34的顶面处，金属柱40设置在介电层38中。在一些实施例中，金属柱40的顶面可以与介电层38的顶面平齐。如图7所示，在一些实施例中，在集成电路管芯34附接至缓冲层24之前，可以图案化介电层38从而将介电层38的边缘从集成电路管芯34的下边缘偏移距离A，其中，在平面图中测量距离A。在一些实施例中，距离A为约5μm和约100μm，诸如约30μm。如将在以下更详细的解释，在一些实施例中，在热循环中，该偏移可以使管芯至管芯金属连接件具有更大的可靠性。可以使用形成该偏移的任何合适的方法。在一些实施例中，介电层38是光敏的，并且该偏移可以通过曝光和显影形成。在一些实施例中，可以使用蚀刻工艺形成该偏移。

参照图8，模制材料42被模制在管芯34和TV33上。模制材料42填充管芯34和TV33之间的间隙，并且可以与缓冲层24接触。此外，当金属柱40是突出的金属柱时，模制材料42被填充到金属柱40之间的间隙内。模塑材料42可包括模塑料、模塑底部填充物、环氧树脂、或树脂。模制材料42的顶面高于金属柱40和TV33的顶端。

接下来，执行研磨步骤以减薄模制材料42，直至暴露出金属支柱40和TV33。图9示出了生成的结构。由于研磨，金属部件32的顶端与金属柱40的顶端基本上齐平(共面)，并且与模制材料42的顶面基本上齐平(共面)。作为研磨的结果，可以生成诸如金属颗粒的金属残留物，并且留在顶面上。因此，在研磨之后，可以例如通过湿蚀刻执行清洗，从而去除金属残留物。

接下来，参考图10至图16，形成一个或多个再分布层(RDL)。通常，RDL提供与贯通孔33和/或金属柱40的图案不同的允许用于完整的封装件的引脚输出接触图案的导电图案，以允许更加灵活地放置贯通孔33和管芯34。可以利用RDL以提供至管芯34和/或至贯通孔33的外部电连接。RDL可以进一步用于将管芯34电连接至贯通孔33，贯通孔33可以电连接至一个或多个其他封装件、封装件衬底、组件等或它们的组合。RDL包括导线和通孔连接件，其中，通孔连接件将上面的线连接至下面的导电部件。

可以使用任何合适的工艺来形成RDL。例如，如图10所示，在一些实施例中，介电层50形成在模制材料42和集成电路管芯34上。在一些实施例中，介电层50由聚合物形成，聚合物可以是使用光刻可以图案化的诸如聚苯并恶唑(PBO)、聚酰亚胺、苯并环丁烯(BCB)等的光敏材料。在其它实施例中，介电层50由诸如氮化硅的氮化物、诸如氧化硅的氧化物、磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂的磷硅酸盐玻璃(BPSG)等形成。可通过旋涂、层压、CVD等或其组合形成介电层50。

参照图11，然后，介电层50被图案化以形成开口，从而暴露出金属柱40和贯通孔33。在介电层50是由光敏材料形成的实施例中，可以通过根据所需的图案曝光介电层50并且显影以去除不期望的材料来执行图案化，从而暴露出金属柱40和贯通孔33。诸如使用图案化的掩模和蚀刻的其他方法也可以用于图案化介电层50。

参照图12，晶种层51形成在介电层50上方以及介电层50中的开口中。在一些实施例中，晶种层51是金属层，其可以是单层或包括由不同材料形成的多个子层的复合层。在一些实施例中，该晶种层51包括钛层和钛层上方的铜层。晶种层51可以例如使用PVD等形成。

参照图13，然后根据期望的再分布图案(诸如图13所示的图案)在晶种层51上形成并图案化掩模55。在一些实施例中，掩模55是通过旋涂等形成的光刻胶并且暴露于光以用于图案化。图案化形成穿过掩模55的开口以暴露出晶种层51。

接下来，参照图14，在掩模的开口中并且在晶种层51的暴露部分上形成导电材料。可以通过诸如电镀或化学镀等的镀来形成导电材料。导电材料可以包括如铜、钛、钨、铝等的金属。然后，参照图15，去除掩模和晶种层51的其上未形成导电材料的部分。可以通过诸如使用氧等离子体等的可接受的灰化或剥离工艺去除光刻胶。一旦去除光刻胶，诸如通过使用可接受的蚀刻工艺(诸如通过湿蚀刻或干蚀刻)去除晶种层的暴露部分。

参照图16，介电层52形成在介电层50上方以为后续层提供更平坦的表面，并且可以使用类似于用于形成介电层50的材料和工艺来形成介电层52。在一些实施例中，介电层52由聚合物、氮化物、氧化物等形成。在一些实施例中，介电层52是通过旋涂工艺形成的PBO。共同地，介电层50和52以及在这些层内设置的导电线和通孔连接件形成一个再分布层53。

在一些实施例中，在通常用于集成电路管芯34的材料和用于诸如介电层50和52的RDL53介电层的材料之间可能存在热膨胀系数(CTE)失配。这些材料之间的CTE失配可能导致管芯至管芯金属连接件的可靠性减小，特别地在热循环期间。例如，在集成电路管芯34和RDL53内金属连接件之间的温度变化期间，由CTE失配造成的膨胀和收缩的不同速率在RDL53内的金属连接件上产生应力。特别对于两个集成电路管芯34之间的间隙上面的金属连接件，应力是一个问题。在一些实施例中，增加在集成电路管芯34之间的RDL53的金属连接件的长度可以帮助减小金属连接件上的应力并且增加封装件的可靠性，特别在热循环期间。

参照图17至图19，根据不同实施例示出了管芯至管芯金属连接件的截面图和平面图。如通过图17至图19的每个的平面图中的x-x'线所示，沿着两个集成电路管芯34之间的间隙上方的金属连接件描述了图17至图19的截面图。在每个描述的封装件中，增加在两个集成电路管芯34之间的间隙上方的金属连接件的长度可以在热循环期间减小金属连接件上的应力并且增加连接件的可靠性。

参照图17，在一些实施例中，管芯至管芯金属连接件在两个集成电路管芯34之间的间隙上方形成角线。图17描述了封装件的截面图和管芯至管芯金属连接件的平面图，截面图沿着平面图中x-x'线中示出的管芯至管芯金属连接件延伸。与沿着两线之间的最短距离在两个集成电路管芯34之间直接延伸的直线相比，图17中描述的角线更长，这在热循环期间可以帮助减小金属连接件上的应力。在一些实施例中，角线可以帮助增加连接件的可靠性。

在一些实施例中，角线与沿着集成电路34的一个至另一集成电路管芯34之间的最短距离直线地延伸的线形成角度θ。在一些实施例中，角度θ大于0。在一些实施例中，角度θ大于约15度，并且在一些实施例中，角度θ可以为大约45度。在一些实施例中，角度θ小于约90°。在一些实施例中，以非垂直于集成电路管芯34的边缘的方式在每个集成电路管芯34的边缘上方布线角线。在一些实施例中，与当沿着直线(沿着从一个集成电路管芯34至另一集成电路管芯34的最短距离延伸)布线管芯至管芯金属连接件时(当角度θ为0度时)的归一化应力级为1相比，当沿着约22.5度的角度θ布线角线时，应力级可以减小至约0.89。在一些实施例中，约45度的角度θ可以减小应力级至约0.65。

在一些实施例中，金属连接件包括位于第一集成电路管芯34上方的第一转折点，其中，首先以角度θ布线金属连接件。第一转折点位于从第一集成电路34的介电层38和模制材料42的界面的至少距离B处，其中，在平面图中测量距离B。在一些实施例中，距离B可以大于10μm，诸如约30μm。如上所述，介电层38和模制材料的界面从集成电路管芯34的下边缘偏移距离A，其中，在平面图中测量距离A。在一些实施例中，距离A可以是约5μm至约100μm，诸如约30μm。金属连接件还包括第二集成电路34上方的第二转折点，其中，首先从角度θ远离并且回到直线来布线金属连接件，或可以是诸如此类的期望的布线。第二转折点位于从第二集成电路34的介电层38和模制材料42的界面的至少距离B处，其中，在平面图中测量B。在一些实施例中，距离B可以大于10μm，诸如约30μm。对于第二集成电路，和第一集成电路一样，介电层38和模塑料42的界面从集成电路管芯34的下边缘偏移距离A。在一些实施例中，距离A可以为约5μm至约100μm，诸如约30μm。

其它的实施例是可能的。图18描述了封装件，其中，管芯至管芯金属连接件是多段角线。图18兼描述了封装件的截面图和管芯至管芯金属连接件的平面图，截面图沿着平面图中x-x'线中示出的管芯至管芯金属连接件延伸。与沿着两个集成电路管芯34之间的最短距离延伸的直线相比，图18中描述的多段角线更长，这在热循环期间可以帮助减小金属连接件上的应力。在一些实施例中，多段角线可以帮助增加连接件的可靠性。

在一些实施例中，多段角线包括第一角度段、直段和第二角度段。在一些实施例中，第一角度段部分地位于第一管芯上面且与沿着从集成电路34的一个至另一个的最短距离直线地延伸的线形成角度θ₁。在一些实施例中，角度θ₁大于0。在一些实施例中，角度θ₁大于约15度，并且在一些实施例中，可以为大约45度。在一些实施例中，角度θ₁小于约90度。在一些实施例中，第二角度段部分地位于第二集成电路34上面且与沿着从集成电路34的一个至另一个的最短距离直线地延伸的线形成角度θ₂。在一些实施例中，角度θ₂大于0。在一些实施例中，角度θ₂大于约15度，并且在一些实施例中，可以为大约45度。在一些实施例中，角度θ₂小于约90度。第一角度段和第二角度段通过直段连接。在一些实施例中，当两个集成电路管芯之间的间隙为约25μm时，直段可以大于5μm，诸如约12μm。

在一些实施例中，金属连接件包括位于第一集成电路管芯34上方的第一转折点，其中，首先以角度θ布线金属连接件。第一转折点位于从第一集成电路管芯34的介电层38和模制材料42的界面的至少距离B处，其中，在平面图中测量距离B。在一些实施例中，距离B可以大于10μm，诸如约30μm。如上所述，介电层38和模制材料的界面从第一集成电路管芯34的下边缘偏移距离A，其中，在平面图中测量距离A。在一些实施例中，距离A可以是约5μm至约100μm，诸如约30μm。金属连接件还包括第二集成电路34上方的第二转折点，其中，首先从角度θ远离并且回到直线来布线金属连接件，或是诸如此类的期望的布线。第二转折点位于从第二集成电路管芯34的介电层38和模制材料42的界面的至少距离B处，其中，在平面图中测量B。在一些实施例中，距离B可以大于10μm，诸如约30μm。对于第二集成电路，和第一集成电路一样，介电层38和模塑料42的界面从集成电路管芯34的下边缘偏移距离A。在一些实施例中，距离A可以为约5μm至约100μm，诸如约30μm。

图19描述了封装件，其中，管芯至管芯金属连接件在两个集成电路管芯34之间的间隙上方形成两段线。图19兼描述了封装件的截面图和管芯至管芯金属连接件的平面图，截面图沿着平面图中的x-x'线中描述的管芯至管芯金属连接件延伸。在一些实施例中，相对于集成电路管芯34的面向第二集成电路管芯34的边缘，以锐角θ₁布线第一段。在一些实施例中，角度θ₁小于约90度。第二段可以连接至第一段且相对于第二集成电路管芯的面向第一集成电路的边缘以锐角θ₂布线。在图19中，两端彼此形成直角，但是其它实施例是可能的。在一些实施例中，可以使用大于90度的角度。与沿着两个集成电路管芯34之间的最短距离延伸的直线相比，图19中描述的两段线更长，这在热循环期间可以帮助减小金属连接件上的应力。在一些实施例中，两段线可以帮助增加连接件的可靠性。

在一些实施例中，金属连接件包括位于第一集成电路管芯34上方的第一转折点，其中，首先以角度θ布线金属连接件。第一转折点位于从第一集成电路管芯34的介电层38和模制材料42的界面的至少距离B处，其中，在平面图中测量距离B。在一些实施例中，距离B可以大于10μm，诸如约30μm。如上所述，第一集成电路管芯34的介电层38和模制材料的界面从第一集成电路管芯34的下边缘偏移距离A，其中，在平面图中测量距离A。在一些实施例中，距离A可以是约5μm至约100μm，诸如约30μm。金属连接件还包括第二集成电路34上方的第二转折点，其中，首先从角度θ远离并且回到直线来布线金属连接件，或可以是诸如此类的期望的布线。第二转折点位于从第二集成电路34的介电层38和模制材料42的界面的至少距离B处，其中，在平面图中测量B。在一些实施例中，距离B可以大于10μm，诸如约30μm。对于第二集成电路34，和第一集成电路34一样，介电层38和模制材料42的界面从集成电路管芯34的下边缘偏移距离A。在一些实施例中，距离A可以为约5μm至约100μm，诸如约30μm。

尽管在图17至图20中描述RDL53的一层，在一些实施例中，可以形成附加的RDL53。可以参照其它RDL使用上述相似的工艺和材料形成附加的RDL。

图20示出了根据一些实施例的在最上金属化图案上方形成和图案化凸块下金属(UBM)70，因此形成了具有最上金属化层的电连接件。UBM70提供了电连接，可以在UBM70上面放置电连接件(例如，焊球/凸块、导电柱等)。在实施例中，凸块下金属70包括扩散阻挡层、晶种层或它们的组合。扩散阻挡层可以包括Ti、TiN、Ta、TaN或它们的组合。晶种层可以包括铜或铜合金。然而，其他金属，诸如镍、钯、银、金、铝、它们的组合以及它们的多层也可以包括在内。在实施例中，使用溅射形成凸块下金属70。在其他实施例中，可以使用电镀。

根据一些实施例，在凸块下金属70上方形成连接件68。连接件68可以是焊球、金属柱、可控坍塌芯片连接(C4)凸块、微凸块、化学镀镍-化学镀钯浸金技术(ENEPIG)形成的凸块、它们的组合(例如，具有与其附接的焊球的金属柱)等。连接件68可以包括诸如焊料、铜、铝、金、镍、银、钯、锡等或它们的组合的导电材料。在一些实施例中，如实例，连接件68包括共晶材料并且可以包括焊料凸块或焊球。例如，焊料材料可以是铅基和无铅焊料，诸如用于铅基焊料的Pb-Sn组分；包括InSb的无铅焊料；锡、银和铜(SAC)组分；以及具有共同熔点并且在电气应用中形成导电焊料连接件的其它共晶材料。如实例，对于无铅焊料，可以使用不同组分的SAC焊料，诸如SAC105(Sn 98.5％、Ag 1.0％、Cu 0.5％)、SAC 305和SAC 405。诸如焊球的无铅连接件也可以由SnCu化合物形成，而不使用银(Ag)。可选地，无铅焊料连接件可以包括锡和银、Sn-Ag，不使用铜。连接件68可以形成栅格，诸如球栅阵列(BGA)。在一些实施例中，可以执行回流工艺，在一些实施例中给出局部球形形状的连接件68。可选地，连接件68可以包括其他形状。例如，连接件68也可以包括非球形导电连接件。

在一些实施例中，连接件68包括通过溅射、印刷、电镀、化学镀、CVD等形成的金属柱(诸如铜柱)，在连接件68上具有或不具有焊料材料。金属柱可以无焊料并且具有基本垂直的侧壁或锥形的侧壁。

接下来，载体衬底20从封装件分离。还从封装件清除释放层22。图21示出了生成的结构。如果在晶圆上已经形成一个以上封装件，切割晶圆以形成单独的封装件。

图22示出了顶部封装件76至TV封装件74的接合，其中接合可通过焊料区域68实现。在一些实施例中，顶部封装件76包括接合至封装件衬底82的管芯80。管芯80可以包括存储管芯，该存储管芯例如可以为静态随机存取存储器(SRAM)管芯、动态随机存取存储器(DRAM)管芯等。

在一些实施例中，提供了一种形成半导体器件的方法。该方法包括形成沿着第一管芯和第二管芯的侧壁延伸的模塑料。在第一管芯、第二管芯和模塑料上方形成再分布层，该再分布层包括第一管芯和第二管芯之间的间隙上面的导体。在第一管芯的边缘上方以第一角度布线导体。相对于第一管芯和第二管芯之间的最短的线测量第一角度，并且第一角度大于0。

在上述方法中，其中，所述第一管芯包括第一衬底的顶面上的第一介电层，并且所述第二管芯包括第二衬底的顶面上的第二介电层，其中，所述第一介电层的边缘从所述第一衬底的边缘偏移，并且所述第二介电层的边缘从所述第二衬底的边缘偏移。

在上述方法中，其中，所述第一管芯包括第一衬底的顶面上的第一介电层，并且所述第二管芯包括第二衬底的顶面上的第二介电层，其中，所述第一介电层的边缘从所述第一衬底的边缘偏移，并且所述第二介电层的边缘从所述第二衬底的边缘偏移，所述导体包括所述第一介电层上方的第一转折点，所述第一转折点位于首先以所述第一角度布线所述导体的位置处。

在上述方法中，其中，所述第一管芯包括第一衬底的顶面上的第一介电层，并且所述第二管芯包括第二衬底的顶面上的第二介电层，其中，所述第一介电层的边缘从所述第一衬底的边缘偏移，并且所述第二介电层的边缘从所述第二衬底的边缘偏移，所述导体包括所述第二介电层上方的第二转折点，所述第二转折点位于以与在所述第二管芯的边缘上方布线所述导体的角度不同的角度首先布线所述导体的位置处。

在上述方法中，其中，所述导体包括：部分地位于所述第一管芯上面且以所述第一角度布线的第一段；以第二角度布线的连接至所述第一段的第二段；以及连接至所述第二段、部分地位于所述第二管芯上面且以第三角度布线的第三段，所述第三角度大于0；其中，相对于所述第一管芯和所述第二管芯之间的所述最短的线测量所述第二角度和所述第三角度。

在上述方法中，还包括：部分地位于所述第一管芯上面且以所述第一角度布线的第一段；以及部分地位于所述第二管芯上面且以第二角度布线的第二段；其中，所述第一段相对于所述第一管芯的面向所述第二管芯的边缘形成锐角，并且所述第二角度是锐角且相对于所述第二管芯的面向所述第一管芯的边缘测量所述第二角度。

在上述方法中，其中，所述第一角度为45度。

在上述方法中，其中，所述第一角度大于15度。

在一些实施例中，提供了一种形成半导体器件的方法。该方法包括在衬底上放置第一管芯，第一管芯的顶面包括第一介电层。第一介电层的边缘从第一管芯的下边缘偏移。在衬底上放置第二管芯，第二管芯的顶面包括第二介电层。第二介电层的边缘从第二管芯的下边缘偏移。形成沿着第一管芯和第二管芯的侧壁延伸的模塑料。形成延伸穿过模塑料的贯通孔。在第一管芯和第二管芯上方形成再分布层，该再分布层包括第一管芯和第二管芯之间的间隙上面的导体。以非垂直于第一管芯的面向第二管芯的边缘的方式在第一管芯的边缘上方布线导体。

在上述方法中，其中，所述导体在所述第二管芯的所述边缘上方以非垂直于所述第二管芯的面向所述第一管芯的边缘的方式布线。

在上述方法中，其中，所述导体包括：部分地上位于所述第一介电层的所述边缘上方并且以第一角度布线的第一段，所述第一角度大于0；以第二角度布线的连接至所述第一段的第二段；以及连接至所述第二段的第三段，所述第三段部分地位于所述第二介电层的所述边缘上面，且以第三角度布线，所述第三角度大于0；其中，相对于所述第一管芯和所述第二管芯之间的最短的线测量所述第一角度、所述第二角度和所述第三角度。

在上述方法中，其中，所述导体包括：部分地上位于所述第一介电层的所述边缘上方并且以第一角度布线的第一段，所述第一角度大于0；以第二角度布线的连接至所述第一段的第二段；以及连接至所述第二段的第三段，所述第三段部分地位于所述第二介电层的所述边缘上面，且以第三角度布线，所述第三角度大于0；其中，相对于所述第一管芯和所述第二管芯之间的最短的线测量所述第一角度、所述第二角度和所述第三角度，所述第一角度为45度。

在上述方法中，其中，所述导体包括：部分地位于所述第一介电层的所述边缘上面且以第一角度布线的第一段；以及部分地位于所述第二介电层的所述边缘上面且以第二角度布线的第二段；其中，所述第一角度是相对于所述第一管芯的面向所述第二管芯的边缘的锐角，并且所述第二角度是相对于所述第二管芯的面向所述第一管芯的边缘的锐角。

在上述方法中，还包括将封装件接合至位于与所述再分布层相对的侧上的所述贯通孔。

在一些实施例中，提供了一种半导体器件。该半导体器件包括第一管芯和第二管芯。模制材料在第一管芯和第二管芯之间延伸。再分布层位于第一管芯和第二管芯上面，该再分布层包括第一管芯和第二管芯之间的间隙上面的导体。在第一管芯的边缘上方以第一角度布线导体。相对于第一管芯和第二管芯之间的最短的线测量第一角度，并且第一角度大于0。

在上述半导体器件中，其中：所述第一管芯包括第一衬底上的第一介电层，所述第一介电层的边缘从所述第一衬底的边缘偏移；以及所述第二管芯包括第二衬底的顶面上的第二介电层，所述第二介电层的边缘从所述第二衬底的边缘偏移；其中，所述导体包括所述第一介电层上方的第一转折点，所述第一转折点位于首先以所述第一角度布线所述导体的位置处。

在上述半导体器件中，其中：所述第一管芯包括第一衬底上的第一介电层，所述第一介电层的边缘从所述第一衬底的边缘偏移；以及所述第二管芯包括第二衬底的顶面上的第二介电层，所述第二介电层的边缘从所述第二衬底的边缘偏移；其中，所述导体包括所述第一介电层上方的第一转折点，所述第一转折点位于首先以所述第一角度布线所述导体的位置处，其中，所述导体在所述第二介电层的所述边缘上方以所述第一角度布线，并且所述第一角度大于15度。

在上述半导体器件中，其中，所述导体包括：部分地位于所述第一管芯上面且以所述第一角度布线的第一段；以第二角度布线的连接至所述第一段的第二段；以及连接至所述第二段、部分地位于所述第二管芯上面且以第三角度布线的第三段，所述第三角度大于0；其中，相对于所述第一管芯和所述第二管芯之间的最短的线测量所述第二角度和所述第三角度。

在上述半导体器件中，其中，所述导体包括：部分地位于所述第一管芯上面且以所述第一角度布线的第一段；以及连接至所述第一段、部分地位于所述第二管芯上面且以第二角度布线的第二段；其中，所述第一段以相对于所述第一管芯的面向所述第二管芯的边缘的锐角布线，并且所述第二角度是相对于所述第二管芯的面向所述第一管芯的边缘的锐角。

在上述半导体器件中，其中，所述第一角度为45度。

虽然详细描述了实施例及它们的优势，但应该理解，在不背离所附权利要求限定的本发明的精神和范围的情况下，对本发明可作出各种变化、替代和修改。此外，本申请的范围并不仅限于本说明书中描述的工艺、机器、制造、材料组分、装置、方法和步骤的特定实施例。作为本领域的普通技术人员将容易地从本发明中理解，根据本发明，可以利用现有的或今后将被开发的、执行与本文所述的对应实施例基本相同的功能或实现基本相同的结果的工艺、机器、制造、物质组成、工具、方法或步骤。因此，所附权利要求旨在将这些工艺、机器、制造、物质组成、工具、方法或步骤包括在它们的范围内。此外，每一个权利要求都构成一个单独的实施例，且不同权利要求和实施例的组合都在本发明的范围内。