半导体器件及其形成方法与流程

本发明的实施例涉及半导体器件及其形成方法。

背景技术：

在改进晶体管性能以及减小晶体管的尺寸的竞争中，晶体管已经得到发展，从而使得沟道和源极/漏极区域位于由块状衬底形成的鳍中。这样的非平面器件可以称为多栅极finfet。多栅极finfet可以具有横跨鳍式硅体的栅电极以形成沟道区域。

技术实现要素：

本发明的实施例提供了一种半导体器件，包括：衬底；至少一个半导体鳍，存在于所述衬底上，所述半导体鳍上具有至少一个凹槽；以及至少一个外延结构，存在于所述半导体鳍的所述凹槽中，其中，所述外延结构的最顶位置的n-型杂质浓度低于位于所述最顶位置下方的所述外延结构的位置的n-型杂质浓度。

本发明的另一实施例提供了一种半导体器件，包括：衬底；至少一个半导体鳍，存在于所述衬底上，所述半导体鳍上具有至少一个凹槽；以及至少一个外延结构，存在于所述半导体鳍的所述凹槽中，其中，所述外延结构包括最顶层和位于所述最顶层下方的较低层，并且其中，所述最顶层的n-型杂质浓度低于所述较低层的n-型杂质浓度。

本发明的又一实施例提供了一种形成半导体器件的方法，包括：在衬底上形成至少一个半导体鳍；去除所述半导体鳍的至少一部分以形成至少一个凹槽；在所述半导体鳍的所述凹槽中形成至少一个外延结构，其中，所述外延结构的最顶位置的n-型杂质浓度低于位于所述最顶位置下方的所述外延结构的位置的n-型杂质浓度。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。

图1是根据一些实施例的示例性半导体器件的立体图。

图2是沿着线2-2截取的图1中的半导体器件的截面图。

图3是根据本发明的一些实施例的半导体器件的截面图。

图4是根据本发明的一些实施例的半导体器件的截面图。

图5是根据本发明的一些实施例的半导体器件的截面图。

图6是根据一些实施例的磷浓度曲线。

图7a至图14a是沿着线截取的根据一些实施例的处于各个阶段的形成半导体器件的方法的截面图，该线诸如平行于图1中的栅极结构的纵向的线。

图7b至图14b是沿着诸如图1中的线2的线截取的对应于图7a至图14a的不同的截面图。

具体实施方式

以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实例。此外，本发明可在各个实施例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。

而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)原件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。

可以通过外延生长在半导体鳍上形成finfet的源极/漏极区域。本发明的实施例提供了一些改进的外延源极/漏极区域。以下将在块状硅衬底上形成具有单个半导体鳍或多个鳍的半导体器件的上下文中讨论这些实施例。本领域中的一个普通技术人员应该意识到本发明的实施例可以与其它配置使用。

图1是根据一些实施例的示例性半导体器件的立体图。该半导体器件包括衬底110。在一些实施例中，衬底110包括块状硅衬底。在一些是实施例中，衬底110可以是晶体结构的硅。在一些其它实施例中，衬底110可以包括诸如锗的其它元素半导体或包括诸如碳化硅、砷化镓、砷化铟或磷化铟的化合物半导体。在又一些其它实施例中，衬底110包括绝缘体上硅(soi)衬底。可以使用注氧隔离、晶圆接合和/或其它合适的方法制造soi衬底。

半导体鳍120突出于衬底110。在一些实施例中，半导体鳍120包括硅。应该注意，图1中的半导体120的数量是说明性的，并且不应该限制本发明要求保护的范围。本领域中普通的技术人员可以根据实际情况选择半导体鳍120的合适的数量。

半导体器件还包括围绕半导体鳍120的浅沟槽隔离(sti)结构130。sti结构可以包括诸如氧化硅的任何合适的绝缘材料。应该明白，虽然示出了一个半导体鳍120，但是可以以类似的方式形成额外平行的半导体鳍。在一些实施例中，例如，sti结构130的厚度在从约30nm至约60nm范围。

半导体器件还包括至少一个栅极结构140。在部分半导体鳍120上形成栅极结构140。栅极结构140包括栅极介电层141和栅电极层142。栅极介电层141存在于栅电极层144和衬底110之间，并且形成在半导体鳍120上。例如，防止电子损耗的栅极介电层141可以包括高k介电材料(诸如金属氧化物、金属氮化物、金属硅酸盐、过渡金属氧化物、过渡金属氮化物、过渡金属硅酸盐、金属氮氧化物、金属铝酸盐、硅酸锆、铝酸锆或它们的组合)。一些实施例可以包括氧化铪(hfo2)、氧化铪硅(hfsio)、氮氧化铪硅(hfsion)、氧化铪钽(hftao)、氧化铪钛(hftio)、氧化铪锆(hfzro)、氧化镧(lao)、氧化锆(zro)、氧化钛(tio)、氧化钽(ta2o5)、氧化钇(y2o3)、钛酸锶(srtio3,sto)、钛酸钡(batio3,bto)、氧化钡锆(bazro)、氧化铪镧(hflao)、氧化镧硅(lasio)、氧化铝硅(alsio)、氧化铝(al2o3)、氮化硅(si3n4)、氮氧化硅(sion)和它们的组合。栅极介电层141可以具有诸如一层氧化硅(例如，界面层)和另一层高k材料的多层结构。

在衬底110上方形成栅电极层142以覆盖栅极介电层141和由栅极介电层141覆盖的部分半导体鳍120。在一些实施例中，栅电极层142包括诸如多晶硅、非晶硅等的半导体材料。栅电极层142可以是掺杂或未掺杂地沉积的。例如，在一些实施例中，栅电极层142包括通过低压化学汽相沉积(lpcvd)掺杂沉积的多晶硅。一旦施加，例如，根据半导体器件的类型，多晶硅可以掺杂有磷离子(或其它n-型掺杂剂)或硼(或其它p-型掺杂剂)。例如，也可以通过原位掺杂多晶硅的炉沉积沉积多晶硅。可选地，栅电极层142可以包括多晶硅金属合金或包括金属(诸如钨(w)、镍(ni)、铝(al)、钽(ta)、钛(ti)或任何它们的组合)的金属栅极。

半导体鳍120包括由栅极结构140覆盖或包裹的沟道区域(未示出)。半导体鳍120可以是掺杂的以提供用于n-型finfet(nmos器件)或p-型finfet(pmos器件)的合适的沟道。可以使用诸如离子注入、扩散、退火和/或其它合适的工艺的工艺掺杂半导体鳍120。

半导体器件还包括至少一对间隔件150。在衬底110之上并且邻近于栅极结构140的相对侧分别形成间隔件150。部分半导体鳍120由间隔件150覆盖。在一些实施例中，间隔件150可以包括氧化硅、氮化硅、氮氧化硅或其它合适的材料。间隔件150可以包括单层或多层结构。

参照图2，图2是沿图1中的线2截取的截面图。半导体鳍120包括位于间隔件150之间的至少一个凹槽121。在未由间隔件150和栅极结构140覆盖的部分半导体鳍120上形成凹槽121。更具体地，部分地去除(或部分地凹进)由栅极结构140和间隔件150暴露的部分半导体鳍120以在半导体鳍120中形成凹槽121。

半导体器件还包括至少一个外延结构160。在半导体鳍120上形成外延结构160。更具体地，在半导体鳍120的凹槽21中形成外延结构160。在一些实施例中，如图3所示，半导体鳍120具有最顶表面122。外延结构120在最顶表面122下方朝向衬底110延伸。可以使用一个或多个外延或外延的(epi)工艺形成外延结构160，从而使得在半导体鳍120上可以以晶体状态形成si部件、sige部件和/或其它合适的部件。在一些实施例中，外延结构160的晶格常数与半导体鳍120的沟道的晶格常数不同，从而使得该沟道可以是应变的或受到外延结构160的应力的以改进半导体器件的载流子迁移率并且增强器件性能。

如图1所示，半导体器件还包括位于外延结构160的相对侧上的一对侧壁170。侧壁170可以有益于塑造外延结构160的轮廓。更具体地，外延结构160的外延生长可以由侧壁170约束。在一些实施例中，侧壁170可以包括单层或多层，并且可以由氮化硅、氮氧化硅或它们的组合制成。在一些实施例中，例如，侧壁170的高度在从约10nm至约20nm的范围。

半导体器件还包括层间介电(ild)层180。在衬底110上形成ild层180以覆盖外延结构160。ild层180可以包括氧化硅、氮化硅、氮氧化硅、碳化硅、低k常数介电材料或它们的组合。

半导体器件还包括至少一个源极/漏极接触件190。源极/漏极接触件190形成为穿过ild层180并且与外延结构160的顶面169接触。在一些实施例中，源极/漏极接触件190包括w、co、cu、al或其它合适的导电材料。

外延结构160掺杂有合适的杂质以用作半导体器件的源极区域或漏极区域。在一些实施例中，如图2所示，外延结构160掺杂有诸如磷的n-型杂质，并且外延结构160的最顶位置t的磷浓度低于位于最顶位置t下方的外延结构160的位置l的磷浓度。换句话说，最顶位置t上的磷减少。通过这样的磷浓度分布，可以以合适的大小和形状形成离半导体鳍120最远的外延结构160的顶面169，这可以有益于位于顶面169上的源极/漏极接触件190的形成。此外，通过这样的磷浓度分布，顶面169可以高于半导体鳍120的最顶表面。换句话说，部分外延结构160形成为超出凹槽121，这可以有益于源极/漏极接触件190的形成。在一些实施例中，通过控制磷浓度，外延结构160的厚度在从约45nm至约65nm的范围。从顶面169的最顶位置t至最底位置b的垂直距离在从约10nm至约25nm的范围，并且外延结构160的这个垂直距离与厚度的比率在从约15％至约55％的范围。在一些实施例中，杂质的浓度与用于注入工艺中的掺杂剂的剂量是相关联的，并且因此，控制或调节磷的剂量以使外延结构160的最顶位置t的磷浓度低于位于最顶位置t下方的外延结构160的较低位置l的磷浓度。磷掺杂的外延结构160可以用作n-型源极/漏极区域。因此，半导体器件可以用作n-型finfet。

在一些实施例中，外延结构160包括最顶层161，最顶位置t位于最顶层161上。最顶层161的磷浓度是空间变化的。换句话说，最顶层161的磷浓度是不均匀分布的。更具体地，最顶层161的磷浓度沿着从衬底110至半导体鳍120的方向减小。换句话说，最顶层161的磷浓度沿着从最顶层161至衬底110的方向增加。通过这样的磷浓度分布，可以以合适大小和形状形成最顶层161的顶面169，这有益于位于顶面169上的源极/漏极接触件190的形成。例如，最顶层161的最底位置的磷浓度在从约1e20cm^-3至约1e22cm^-3的范围，并且最顶层161的最顶位置(即，最顶位置t)的磷浓度在从约2e19cm^-3至约1e22cm^-3的范围，并且最顶层161的磷浓度向上减小。可以控制或调节用于注入工艺中的磷掺杂剂的剂量以实现这样的磷浓度曲线。

图3是根据本发明的一些实施例的半导体器件的截面图。如图3所示，在一些实施例中，外延结构160a还包括第一层162。第一层162位于最顶层161之下。换句话说，第一层162是位于最顶层161下方的较低层。最顶层161的磷浓度低于第一层162的磷浓度。也就是说，第一层162的任何位置的磷浓度均高于最顶层161的最大磷浓度。这样的磷浓度可以有益于以合适的大小和形状形成外延结构160a，这可以有益于位于顶面169上的源极/漏极接触件169的形成。在一些实施例中，第一层162的磷浓度是空间变化的。换句话说，第一层162的磷浓度是不均匀分布的。在一些实施例中，第一层162的磷浓度的变化量低于最顶层161的磷浓度的变化量。换句话说，与最顶层161相比，第一层162的磷浓度以相对均匀的方式分布。在一些实施例中，第一层162的磷浓度在从约1e20cm^-3至约1e22cm^-3的范围。可以控制或调节用于注入工艺的磷掺杂剂的剂量以实现这样的磷浓度曲线。

图4是根据本发明的一些实施例的半导体器件的截面图。如图4所示，在一些实施例中，外延结构160b还包括第二层163。第二层163位于第一层162之下。换句话说，第二层163位于第一层162下方。第二层163的磷浓度低于第一层162的磷浓度。也就是说，第二层163的任何位置的磷浓度均不大于第一层162的最小磷浓度。这样的磷浓度分布可以有益于减小finfet的短沟道效应。在一些实施例中，第二层163的磷浓度是空间变化的。换句话说，第二层163的磷浓度是不均匀分布的。在一些实施例中，第二层163的磷浓度沿着从衬底110至半导体鳍120的方向增加。换句话说，因为第二层163的更高位置可能引起更少的短沟道效应，因此第二层163的磷浓度向上增加。在一些实施例中，第一层162的磷浓度的变化量低于第二层163的磷浓度的变化量。换句话说，与第二层163相比，第一层162的磷浓度以相对均匀的方式分布。在一些实施例中，第二层163的最底位置的磷浓度在从约1e18cm^-3至约2e19cm^-3的范围，并且第二层163的最顶位置的磷浓度在从约1e20cm^-3至约1e22cm^-3的范围，并且第二层163的磷浓度向上增加。可以控制或调节用于注入工艺的磷掺杂剂的剂量以实现这样的磷浓度曲线。

图5是根据本发明的一些实施例的半导体器件的截面图。如图5所示，在一些实施例中，半导体器件还包括掺杂层180’。掺杂层180’位于外延结构160b之下。换句话说，掺杂层180’位于外延结构160b下方。在掺杂层180’上共形地形成外延结构160b。掺杂层180’掺杂有与磷不同的材料。例如，可以通过将砷穿过凹槽121的表面掺杂至半导体鳍120形成掺杂层180’。在一些实施例中，掺杂层180’还可以掺杂有磷，并且掺杂层180’的磷浓度低于外延结构160b的最顶位置t的磷浓度。可以通过注入工艺形成掺杂层180’以形成具有空间变化的磷浓度的层。

图6是根据一些实施例的磷浓度曲线。在图6中，曲线p1是最顶层161的磷浓度曲线；曲线p2是第一层162的磷浓度曲线；曲线p3是第二层163的磷浓度曲线；以及曲线p4是掺杂层180’的磷浓度曲线。通过具有这样的磷浓度曲线p1-p4的这样的外延结构160b和掺杂层180’，可以以合适的大小和形状形成外延结构的顶面，这可以有益于其上的源极/漏极接触件190的形成。可以控制或调节用于注入工艺的磷掺杂剂的剂量以实现磷浓度曲线p1至p4。

图7a至图14a是沿着线截取的根据一些实施例的处于各个阶段的形成半导体器件的方法的截面图，该线诸如平行于图1中的栅极结构140的纵向的线。图7b至图14b是沿着诸如图1中的线2的线截取的对应于图7a至图14a的不同的截面图。

参照图7a至图7b。半导体鳍220形成在衬底210上并且突出于衬底210。例如，可以通过使用光刻技术图案化和蚀刻衬底210形成半导体鳍220。在一些实施例中，光刻胶材料层(未示出)沉积在衬底210上方。根据期望的图案(这种情况下的半导体鳍220)辐照(曝光)并且显影光刻胶材料层以去除部分光刻胶材料。剩余的光刻胶材料保护下面的材料免受随后的工艺步骤(诸如蚀刻)的影响。应该注意，诸如氧化物或氮化硅掩模的其它掩模也可以用于蚀刻工艺中。

在图7a和图7b中，在衬底210上形成多个sti结构230。可以通过使用四乙基原硅酸(teos)和氧气作为前体的化学汽相沉积(cvd)技术形成隔离结构230。在一些其它实施例中，可以通过将离子(诸如氧、氮、碳等)注入衬底210形成隔离结构230。

参照图8a和图8b。伪栅极结构240按照一定间隔形成在部分半导体鳍220处并且暴露另一部分的半导体鳍220。伪栅极结构240包括多晶硅，并且它们可以通过诸如cvd工艺的沉积工艺形成。

参照图9a和图9b。在半导体鳍220和伪栅极结构240上方共形地形成介电层250。在一些实施例中，介电层250可以包括氧化硅、氮化硅、氮氧化硅或其它合适的材料。介电层250可以包括单层或多层结构。可以通过沉积工艺(诸如原子层沉积(ald)工艺、cvd工艺、pvd工艺或溅射沉积工艺)或其它合适的技术形成介电层250。

参照图10a和图10b。如图10a所示，实施去除工艺以去除部分介电层250和部分下面的半导体鳍220，从而暴露部分半导体鳍220，并且介电层250的一些剩余部分用作一对侧壁251，这限定了位于它们之间和位于半导体鳍220的暴露的部分上的凹槽r。如图10b所示，该去除工艺也在半导体鳍220上形成了凹槽221。如图10b所示，介电层250的一些剩余部分用作位于伪栅极结构240的两个相对侧上的一对间隔件252。在一些实施例中，间隔件252可以用于偏移在凹槽221中形成的随后形成的外延结构。间隔件252可以进一步用于设计或修改随后形成的外延结构的轮廓。

该去除工艺可以是干蚀刻工艺、湿蚀刻工艺或干蚀刻工艺和湿蚀刻工艺的组合。去除可以包括光刻工艺以促进蚀刻工艺。该光刻工艺可以包括光刻胶涂布(例如，旋涂)、软烘烤、掩模对准、曝光、曝光后烘烤、显影光刻胶、冲洗、干燥(例如，硬烘烤)、其它合适的工艺或它们的组合。可选地，光刻工艺通过其它方法(诸如无掩模光刻、电子束书写和离子束书写)实现或代替。在又一些其它实施例中，光刻工艺可以实现纳米压印技术。在一些实施例中，实施预清洗工艺以用hf或其它合适的溶液清洗凹槽211，这有益于随后的外延生长。

参照图11a和图11b，可以在侧壁251之间的凹槽r中和半导体鳍220的凹槽221中形成掺杂层260。掺杂层260掺杂有与磷不同的材料。例如，可以通过将砷穿过凹槽221的暴露的表面掺杂至半导体鳍220形成掺杂层260。可以通过原位掺杂工艺形成掺杂层260。该掺杂工艺可以包括注入工艺以将掺杂剂(诸如砷掺杂剂)穿过暴露的表面注入至半导体鳍220。在一些实施例中，可以实施另一掺杂工艺以将磷掺杂剂穿过暴露的表面掺杂至半导体鳍220。换句话说，掺杂层260可以掺杂有砷和磷。

参照图12a和图12b。在半导体鳍220的凹槽221中和在掺杂层260上方形成外延结构270。可以使用一种或多种外延或外延的(epi)工艺形成外延结构270，从而使得在半导体鳍120上可以以晶体状态形成si部件。在一些实施例中，形成外延结构270的外延工艺包括cvd沉积技术(例如，汽相外延(vpe)和/或超高真空cvd(uhv-cvd))、分子束外延和/或其它合适的工艺。外延工艺可以使用与半导体鳍220的组分(例如，硅)相互作用的气体和/或液体前体。

实施掺杂工艺以将合适的掺杂剂掺杂至外延结构270以用作半导体器件的源极区域或漏极区域。例如，外延结构270可以是原位掺杂的。掺杂种类包括p-型掺杂剂(诸如硼或bf2)；n-型掺杂剂(诸如磷或砷)；和/或包括它们的组合的其它合适的掺杂剂。如果外延结构270不是原位掺杂的，实施第二掺杂工艺(即，结注入工艺)以掺杂外延结构270。可以实施注入以价格掺杂剂注入至外延结构270。可以实施一个或多个退火工艺以激活外延结构270。退火工艺包括快速热退火(rta)和/或激光退火工艺。

在一些实施例中，实施掺杂工艺以将磷掺杂剂掺杂至外延结构270，并且外延结构270的最顶位置的磷浓度低于位于最顶位置下方的外延结构270的位置的磷浓度。换句话说，外延结构270的最顶位置上的磷减少。通过这样的磷浓度曲线，可以以合适的大小和形状形成外延结构270的顶面271，这可以有益于在随后的工艺中在顶面271上形成源极/漏极接触件。可以通过控制磷掺杂剂的剂量获得这种磷浓度分布。在一些实施例中，可以通过控制不同层的磷浓度曲线形成作为上述外延结构160、160a、160b或160c的外延结构270。

参照图13a和图13b。实施后栅极工艺(或置换栅极工艺)以由栅极结构280替换伪栅极结构240。栅极结构280可以包括栅极介电层281和栅电极层282。栅电极层282可以包括功函金属。在工艺之后提供栅极结构280可以避免在源极/漏极外延结构270的形成期间功函金属的稳定性问题产生。后栅极工艺可以包括通过蚀刻工艺去除伪栅极结构240，通过沉积工艺形成栅极介电层281，通过沉积工艺形成栅电极层282，通过沉积工艺在栅电极层282上形成介电覆盖层，并且通过cmp工艺去除介电覆盖层的不期望的部分。

在去除伪栅极结构240之前，可以在外延结构270上形成层间介电(ild)层290。ild层290包括氧化硅、氮化硅、氮氧化硅、碳化硅、低介电常数介电材料或它们的组合。可以通过诸如cvd工艺的沉积工艺形成ild层290。

参照图14a和图14b，形成穿过ild层290以及与外延结构270的顶面271接触的源极/漏极接触件300。源极/漏极接触件300的形成可以包括通过蚀刻工艺穿过ild层290向下蚀刻至外延结构270形成接触孔，并且通过诸如cvd工艺的沉积工艺在接触孔中沉积金属以形成源极/漏极接触件300。

在一些实施例中，由于n-型杂质浓度曲线使得以合适的大小和形状形成外延结构的顶面，因此源极/漏极接触件更易在顶面上形成，并且也可以减小接触电阻。

根据一些实施例，半导体器件包括衬底、至少一个半导体鳍和至少一个外延结构。该半导体鳍存在于衬底上。该半导体鳍上具有至少一个凹槽。该外延结构存在于半导体鳍的凹槽中。该外延结构的最顶位置的n-型杂质浓度低于位于最顶位置下方的外延结构的位置的n-型杂质浓度。

在上述半导体器件中，其中，所述外延结构包括最顶层，所述最顶位置位于所述最顶层上，并且所述最顶层的n-型杂质浓度是空间变化的。

在上述半导体器件中，其中，所述外延结构包括最顶层，所述最顶位置位于所述最顶层上，并且所述最顶层的n-型杂质浓度是空间变化的，所述最顶层的所述n-型杂质浓度沿着从所述衬底至所述半导体鳍的方向减小。

在上述半导体器件中，其中，所述外延结构包括最顶层，所述最顶位置位于所述最顶层上，并且所述最顶层的n-型杂质浓度是空间变化的，所述外延结构还包括位于所述最顶层下面的第一层，并且所述最顶层的所述n-型杂质浓度低于所述第一层的n-型杂质浓度。

在上述半导体器件中，其中，所述外延结构包括最顶层，所述最顶位置位于所述最顶层上，并且所述最顶层的n-型杂质浓度是空间变化的，所述外延结构还包括位于所述最顶层下面的第一层，并且所述最顶层的所述n-型杂质浓度低于所述第一层的n-型杂质浓度，所述第一层的所述n-型杂质浓度是空间变化的。

在上述半导体器件中，其中，所述外延结构包括最顶层，所述最顶位置位于所述最顶层上，并且所述最顶层的n-型杂质浓度是空间变化的，所述外延结构还包括位于所述最顶层下面的第一层，并且所述最顶层的所述n-型杂质浓度低于所述第一层的n-型杂质浓度，所述第一层的所述n-型杂质浓度的变化量低于所述最顶层的所述n-型杂质浓度的变化量。

在上述半导体器件中，其中，所述外延结构包括最顶层，所述最顶位置位于所述最顶层上，并且所述最顶层的n-型杂质浓度是空间变化的，所述外延结构还包括位于所述最顶层下面的第一层，并且所述最顶层的所述n-型杂质浓度低于所述第一层的n-型杂质浓度，所述外延结构还包括位于所述第一层下面的第二层，其中，所述第二层的n-型杂质浓度低于所述第一层的所述n-型杂质浓度。

在上述半导体器件中，其中，所述外延结构包括最顶层，所述最顶位置位于所述最顶层上，并且所述最顶层的n-型杂质浓度是空间变化的，所述外延结构还包括位于所述最顶层下面的第一层，并且所述最顶层的所述n-型杂质浓度低于所述第一层的n-型杂质浓度，所述外延结构还包括位于所述第一层下面的第二层，其中，所述第二层的n-型杂质浓度低于所述第一层的所述n-型杂质浓度，所述第二层的所述n-型杂质浓度是空间变化的。

在上述半导体器件中，其中，所述外延结构包括最顶层，所述最顶位置位于所述最顶层上，并且所述最顶层的n-型杂质浓度是空间变化的，所述外延结构还包括位于所述最顶层下面的第一层，并且所述最顶层的所述n-型杂质浓度低于所述第一层的n-型杂质浓度，所述外延结构还包括位于所述第一层下面的第二层，其中，所述第二层的n-型杂质浓度低于所述第一层的所述n-型杂质浓度，所述第二层的所述n-型杂质浓度沿着从所述衬底至所述半导体鳍的方向增加。

在上述半导体器件中，其中，所述外延结构包括最顶层，所述最顶位置位于所述最顶层上，并且所述最顶层的n-型杂质浓度是空间变化的，所述外延结构还包括位于所述最顶层下面的第一层，并且所述最顶层的所述n-型杂质浓度低于所述第一层的n-型杂质浓度，所述外延结构还包括位于所述第一层下面的第二层，其中，所述第二层的n-型杂质浓度低于所述第一层的所述n-型杂质浓度，所述第一层的所述n-型杂质浓度的变化量低于所述第二层的所述n-型杂质浓度的变化量。

在上述半导体器件中，其中，所述外延结构包括最顶层，所述最顶位置位于所述最顶层上，并且所述最顶层的n-型杂质浓度是空间变化的，所述外延结构还包括位于所述最顶层下面的第一层，并且所述最顶层的所述n-型杂质浓度低于所述第一层的n-型杂质浓度，所述外延结构还包括位于所述第一层下面的第二层，其中，所述第二层的n-型杂质浓度低于所述第一层的所述n-型杂质浓度，所述最顶层的所述n-型杂质浓度的变化量低于所述第二层的所述n-型杂质浓度的变化量。

在上述半导体器件中，还包括位于所述外延结构下面的掺杂层，所述掺杂层掺杂有与所述外延结构的n-型杂质不同的材料。

在上述半导体器件中，还包括位于所述外延结构下面的掺杂层，所述掺杂层掺杂有与所述外延结构的n-型杂质不同的材料，其中，所述掺杂层的n-型杂质浓度低于所述外延结构的所述最顶位置的所述n-型杂质浓度。

在上述半导体器件中，还包括位于所述外延结构下面的掺杂层，所述掺杂层掺杂有与所述外延结构的n-型杂质不同的材料，其中，所述掺杂层的n-型杂质浓度低于所述外延结构的所述最顶位置的所述n-型杂质浓度，在所述掺杂层上共形地形成所述外延结构。

根据一些实施例，半导体器件包括衬底、至少一个半导体鳍和至少一个外延结构。该半导体鳍存在于衬底上并且在其上具有至少一个凹槽。该外延结构存在于半导体鳍的凹槽中。该外延结构包括最顶层和位于最顶层下方的较低层。最顶层的n-型杂质浓度低于较低层的n-型杂质浓度。

在上述半导体器件中，其中，所述最顶层的所述n-型杂质浓度是不均匀分布的。

在上述半导体器件中，所述最顶层的所述n-型杂质浓度沿着从所述最顶层至所述衬底的方向增加。

根据一些实施例，形成半导体器件的方法包括在衬底上形成至少一个半导体鳍，去除半导体鳍的至少一部分以形成至少一个凹槽，并且在半导体鳍的凹槽中形成至少一个外延结构，其中，外延结构的最顶位置的n-型杂质浓度低于位于最顶位置下方的外延结构的位置的n-型杂质浓度。

在上述方法中，其中，形成所述外延结构包括掺杂n-型杂质，其中，控制所述n-型杂质的剂量以使所述外延结构的所述最顶位置的所述n-型杂质浓度低于位于所述最顶位置下方的所述外延结构的所述位置的所述n-型杂质浓度。

在上述方法中，还包括在形成所述外延结构之前，在所述半导体鳍的所述凹槽中形成掺杂层，其中，所述掺杂层掺杂有与所述外延结构的n-型杂质不同的材料。

上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与本人所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中他们可以做出多种变化、替换以及改变。