形成具有改善的台阶覆盖的SiC沟槽的方法与流程

本发明涉及一种形成具有改善的台阶覆盖的沟槽的方法。

背景技术：

通常形成沟槽以增加功率半导体的单元面积和减小阻抗。

图1和图2是图解在半导体基板的表面上形成沟槽的传统方法的截面图。

图1示出在传统的外延层之上形成用于形成沟槽的硬掩模图案。

参照图1，首先，在形成于sic基板111上的外延层112之上形成用于形成沟槽的硬掩模图案113-1，其中外延层112中掺杂有高浓度的杂质。

然后，通过利用硬掩模图案113-1执行干法蚀刻而形成沟槽120，使得外延层112具有预定深度。

图2示出干法蚀刻之后形成的沟槽120。

在形成沟槽120之后，移除干法蚀刻后残留的硬掩模图案113-2，根据沟槽的用途，沉积预定厚度的sio2或金属。

参照图2，随着从硬掩模图案113-2上方垂直引入高能蚀刻气体，外延层112被蚀刻为具有预定深度。

在此，在干法蚀刻期间，一些蚀刻气体从底部反弹回来并撞击垂直壁的侧壁，因为这个原因，垂直壁的中部区域被更多地蚀刻，使得垂直壁的中部区域的厚度比垂直壁的上部的图案小。

此外，利用传统的干法蚀刻，沟槽的垂直壁的上边缘的边界形成为有角的形状，导致不良的圆角。

由于这些现象，当在后续工艺中通过在沟槽的表面上沉积sio2或金属而形成沉积膜时，会在沟槽底部126、垂直壁的侧壁127和垂直壁的顶表面之间产生厚度偏差，导致沉积厚度不均匀。因此，不可能保持沉积膜具有大致均匀的厚度。

图3是示出在使用传统蚀刻法蚀刻的沟槽中沉积的sio2膜的截面图。

如图3所示，当在传统蚀刻的沟槽中沉积sio2膜时，台面顶部121-3变得溶胀成为类球形，且在侧壁121-1和底部121-2之间产生厚度偏差，从而可能导致不良的台阶覆盖。

因此，需要一种能够改善半导体制造工艺中的台阶覆盖的形成沟槽的方法。

本发明的背景技术公开于韩国公开专利第1999-0036556号。

在先技术文献

专利文献

(专利文献1)韩国公开专利第1999-0036556号(功率半导体器件及其制造方法)

技术实现要素：

技术问题

本发明旨在提供一种形成半导体的沟槽的方法，这种方法能够在沟槽中形成沉积膜时，减少沉积膜的厚度偏差并改善整体台阶覆盖。

本发明还旨在提供一种形成sic功率半导体的沟槽的方法，这种方法能够在形成沟槽时，形成窄的上部宽度和平滑的圆角。

本发明的目的并不限定于以上提及的目的，通过以下描述本发明的其他目的将变得显而易见。

技术方案

根据本发明的一方面，一种形成具有改善的台阶覆盖的sic功率半导体的沟槽的方法包括：通过在高浓度半导体基板层之上形成的外延层之上注入第一杂质离子而形成第二浓度层；在所述第二浓度层之上形成sio2层；在所述sio2层之上形成pr掩模图案，所述pr掩模图案具有为沟槽的形成而设计的图案；通过利用所述pr掩模图案蚀刻所述sio2层形成sio2掩模图案；移除蚀刻所述sio2层之后残留的pr掩模图案；和利用所述sio2掩模图案通过干法蚀刻包括所述第二浓度层的所述外延层而形成所述沟槽。

所述第二浓度层的特征在于具有比所述外延层更高浓度的杂质。

此外，所述第二浓度层的特征在于形成为所述沟槽的深度的约5％至20％。

所述第二浓度层的特征还在于形成为所述沟槽的深度的约8％。

所述外延层中的杂质的浓度可为3.0×10¹⁵cm^-3，所述第二浓度层中的杂质的浓度可为1×10²⁰cm^-3。

所述第二浓度层的厚度可为0.2μm，所述沟槽的凹陷的深度可为2.5μm。

在形成所述沟槽的步骤中，所述沟槽的垂直壁可形成为朝向其上侧变薄，所述垂直壁的上端之下的部分可被开凿为具有瓶颈形状。

所述第一杂质离子可为氮离子。

有益效果

根据本发明的一个实施方式，通过在待形成沟槽的上部和下部处蚀刻具有不同浓度的sic外延层，所述沟槽的垂直壁可形成为朝向其上侧变薄，并且所述垂直壁的上边缘边界的有角的形状可被修剪，以便形成平滑的圆角，并且可改善在沟槽中形成的沉积膜的台阶差。

利用根据本发明实施方式的形成沟槽的方法，通过蚀刻工艺使沟槽的垂直壁形成为朝向其上部变薄并且使平滑的圆角得以形成，在后续工艺中减小了基于沉积膜的垂直位置和水平位置的厚度偏差，从而允许在沟槽中形成均匀的沉积膜。

利用根据本发明实施方式的形成沟槽的方法，在蚀刻沟槽的工艺中使沟槽的垂直壁形成为朝向其上部变薄，因而沟槽的内凹陷具有上部较宽的形状。

此外，所述沟槽的所述垂直壁的上端之下的部分处被开凿为具有瓶颈形状，并且所述垂直壁的上边缘边界的有角的形状可被修剪，以允许在所述沟槽的所述垂直壁的上端处形成平滑的圆角。

附图说明

图1和图2是图解在半导体基板的表面上形成沟槽的传统方法的截面图。

图3是图解在使用传统蚀刻法蚀刻的沟槽中沉积的sio2膜的截面图。

图4图解具有在半导体基板层之上形成的外延层的晶片。

图5图解通过在所述外延层上方执行离子注入而在所述外延层上形成第二浓度层。

图6图解在所述第二浓度层之上沉积氧化硅。

图7图解其中利用pr掩模图案形成sio2硬掩模图案的结构。

图8图解在形成sio2硬掩模图案之后移除形成于sio2硬掩模图案之上的pr掩模图案的截面。

图9图解利用sio2硬掩模图案通过蚀刻工艺在包括所述第二浓度层的sic外延层中形成沟槽的截面。

图10图解根据本发明实施方式的利用sio2硬掩模图案通过蚀刻工艺在其中形成有沟槽的外延层的图像。

图11图解在蚀刻工艺之后残留的sio2掩模图案被移除的截面。

图12图解在根据本发明实施方式形成的沟槽中执行后续沉积工艺的示例。

图13图解在根据本发明实施方式形成的沟槽上沉积的氧化膜和pr掩模图案。

具体实施方式

由于可以存在各种本发明的变形和实施方式，因此将参照附图图解并描述特定的实施方式。然而，这并非意在将本发明限定于特定的实施方式，而是应当理解为是包括本发明的技术思想及技术范围内涵盖的所有变形、等同物和替代物。

下文中，将参照附图详细描述一些实施方式。相同或相应的元件将被赋予相同的参考标记，而与附图编号无关，并且相同或相应的元件的任何多余描述将不再重复。在本发明的整个说明书中，当确定对于某些相关的常规技术的描述会脱离本发明的要点时，将省略有关的详细描述。

图4图解具有在半导体基板层之上形成的外延层的晶片。

参照图4，在sic基板11之上形成以外延方法生长的外延层12，其中外延层12中掺杂有高浓度的杂质。

图5至图11是图解根据本发明实施方式的形成具有改善的台阶覆盖的sic功率半导体的沟槽的方法的截面图。

图5示出通过执行离子注入在外延层12之上形成第二浓度层30。

根据本发明的优选实施方式，外延层12形成为具有9.5μm的厚度和3.0×10¹⁵cm^-3的掺杂浓度。

在本发明的一个实施方式中，为了使与深度相应的浓度不同，通过在外延层12之上执行第一杂质的离子注入而在外延层12上形成第二浓度层30。

根据本发明的一个实施方式，通过执行离子注入而在外延层12的整个上表面上形成第二浓度层30，在位于上侧的第二浓度层30与位于下侧的外延层12之间产生基于深度的浓度差。

由于该浓度差，当蚀刻沟槽时，具有较高浓度的第二浓度层30以较快的蚀刻速率被蚀刻，而具有相对较低浓度的外延层12以较慢的蚀刻速率被蚀刻。

由于该浓度差，沟槽的垂直壁朝向上侧变薄，并且沟槽的凹陷具有理想的等腰梯形的形状，并且垂直壁的上边缘边界的有角的形状被修剪，以便形成平滑的圆角。

根据实施方式，虽然第二浓度层30的厚度根据第二浓度层30所应用的半导体的用途和电特性而有所不同，但作为各种试验的结果，优选的是第二浓度层30形成为沟槽的深度的约5％至20％。

在上述优选的范围内，沟槽的凹陷可以具有优选的等腰梯形的形状，并且在垂直壁的上边缘边界处形成平滑的圆角。

在本发明的优选实施方式中，第二浓度层30为沟槽的深度的约8％。

如果第二浓度层30的厚度远小于外延层12的8％，则在蚀刻工艺之后可能会在垂直壁的上边缘边界处形成有角的形状。

此外，如果第二浓度层30的厚度远大于外延层12的8％，则在沟槽的垂直壁的上部处形成的瓶颈形状可能被拉长，并且凹陷的上部处的空间可能变得太宽，使垂直壁的宽度变窄。在这种情形下，可能需要增加整体芯片尺寸，以便在沟槽之间保持规则的间隔。

在根据本发明的优选实施方式的离子注入工艺中，将具有1×10²⁰cm^-3的浓度的氮注入以形成厚度为0.2μm的第二浓度层30。

也就是说，第二浓度层30中杂质的浓度为1×10²⁰cm^-3。

在此，沟槽的凹陷的设计深度为2.5μm。

在本发明的另一实施方式中，当外延层12为p-型区域时，可在离子注入工艺中注入铝离子。

在形成第二浓度层30之后，在第二浓度层30之上执行sio2层沉积工艺，以通过沉积sio2形成sio2层15。

sio2层15用于形成sio2硬掩模图案15-1，所述sio2硬掩模图案15-1用于形成沟槽，随后将对此进行描述。

在本发明的一个实施方式中，通过进行sio2的化学气相沉积，利用sio2层沉积工艺形成sio2层15。

接下来，在sio2层15之上形成pr掩模图案14。

在本发明的一个实施方式中，通过以下步骤形成pr掩模图案14：在sio2层15之上涂覆光刻胶，以为沟槽的形成而设计的图案利用紫外线曝光涂覆光刻胶的sio2层15，然后利用蚀刻剂使涂覆光刻胶的sio2层15的曝光部分显影。

接下来，通过利用pr掩模图案14部分地蚀刻sio2层15，形成sio2硬掩模图案15-1。

图7图解其中利用pr掩模图案14形成sio2硬掩模图案15-1的结构。

在本发明的一个实施方式中，通过感应耦合等离子体方法利用蚀刻气体chf3或cf4部分地蚀刻sio2层15。

在形成sio2硬掩模图案15-1之后，移除形成于sio2硬掩模图案15-1之上的pr掩模图案14。

图8图解在形成sio2硬掩模图案15-1之后移除形成于sio2硬掩模图案15-1之上的pr掩模图案14的截面。

接下来，利用sio2硬掩模图案15-1，通过蚀刻包括第二浓度层30的外延层12而形成沟槽20。

图9图解利用sio2硬掩模图案15-1，通过蚀刻工艺在包括第二浓度层30的sic外延层12中形成沟槽20的截面。

图10图解根据本发明实施方式的利用sio2硬掩模图案通过蚀刻工艺在其中形成有沟槽的外延层12的图像。

在本发明的一个实施方式中，通过变压器耦合等离子体(tcp)方法利用蚀刻气体sf6执行蚀刻沟槽的步骤，从而通过蚀刻包括第二浓度层30的外延层12而形成沟槽20。

参照图9和图10，由于第二浓度层30和外延层12之间的浓度差，导致在蚀刻沟槽的步骤中，具有较高浓度的第二浓度层30被较快地蚀刻，且具有相对较低浓度的外延层12被较慢地蚀刻。

换句话说，杂质的浓度越高，蚀刻速率越高。

因此，如图9所示，沟槽的垂直壁25形成为朝向其上侧变薄，从而允许沟槽的凹陷具有上部较宽的理想的等腰梯形的形状。

此外，沟槽的垂直壁的上端15-2下方的部分被以瓶颈形状28蚀刻而被开凿，并且垂直壁的上边缘边界的有角的形状被修剪而形成平滑的圆角。

随后，移除蚀刻步骤之后残留的sio2掩模图案15-2。

图11图解在蚀刻工艺之后残留的sio2掩模图案被移除的截面。

参照图11，移除了sio2掩模图案的沟槽的垂直壁包括具有窄的上部的瓶颈形状28。

图12是示出通过在根据本发明实施方式形成的沟槽中执行后续沉积工艺形成的沉积膜的截面图。

参照图12，根据本发明的实施方式，作为通过后续工艺在沟槽中沉积sio2膜的结果，可以看到与常规的沉积形状相比，所沉积的沉积膜具有恒定厚度，从而减小了厚度偏差。

特别地，垂直壁的顶部和侧壁之间的偏差显著减小。

因此，由于根据本发明的实施方式形成的沟槽具有朝向上侧变窄的垂直壁，并且具有平滑地形成的圆角，因此可基于沉积膜的垂直位置和水平位置减小待沉积在沟槽上的沉积膜的厚度偏差，并且沉积膜可更均匀地形成在沟槽上。

图13图解在根据本发明实施方式形成的沟槽上沉积的氧化膜和pr掩模图案。

在随后的工艺中，可以在根据本发明实施方式形成的沟槽结构上执行以下工艺：sio2沉积工艺、栅极氧化物膜形成工艺、多晶硅沉积工艺、金属(例如，用作电极的al、ti或ni)沉积工艺。

参照图12，当沉积氧化膜时，相较于传统技术，可在遍及垂直壁的上部、垂直壁的侧壁和沟槽的凹陷的底部上均匀地沉积沉积膜，并且尤其可以防止垂直壁的顶部溶胀为球形。

此外，如图13所示，另外在沟槽中注入离子而在sio2膜之上选择性地形成pr掩模图案60-2的情形中，第二pr掩模图案的厚度可在根据本发明实施方式形成的沟槽上保持恒定，从而显著地降低在光刻工艺中发生散焦的可能性。

此外，由于pr的厚度偏差减小，可以改善未显影和未对准问题。

元件说明

11：基板

12：外延层

14：pr掩模图案

15：sio2层

15-1：sio2掩模图案

15-2：沟槽的上端

20：沟槽

25：沟槽的垂直壁

28：瓶颈形状

30：第二浓度层

50：氧化膜

60：第二pr掩模图案