半导体结构和其制造方法与流程
本发明涉及具有绝缘体上硅结构的半导体结构和其制造方法。
背景技术：
绝缘体上硅(soi)可由厚的完整基底层组成，典型但非必须是由硅所处理的，其提供机械稳定性、电绝缘中间层，典型但非必须是由二氧化硅(sio2)制成、以及高质量单晶硅的薄的顶层，其包含通过例如光刻蚀刻手段而图案化的微电子装置。有许多厚的与薄的薄膜厚度成为适当的几何图形。
已发现soi衬底缺乏某些方面。通常，至今所提出的一些方法会产生相对低产量与相对高成本的厚度soi晶片。至今已提出的其它方法会产生具有装置层的soi晶片，其具有不被接受的变异或是其包含缺陷。
虽然已提出不同的方法制造具有相对低变异的无缺陷装置层的soi晶片，这些方法典型会以相对高产量且有利的成本产生soi晶片，但这些方法典型产生厚度变异或是含有缺陷。
技术实现要素：
本发明的一些实施例是提供一种半导体结构，其包括第一半导体装置，其包括第一表面与第二表面，所述第二表面与所述第一表面对立；半导体衬底，其位于所述第一半导体装置的所述第一表面上方；iii-v蚀刻终止层，其接触所述第一半导体装置的所述第二表面。
本发明的一些实施例是提供一种半导体结构的制造方法，其包括提供暂时衬底，其具有第一表面；形成iii-v蚀刻终止层于所述第一表面上方；形成第一半导体装置于所述iii-v蚀刻终止层；以及通过蚀刻操作去除所述暂时衬底，并且暴露所述iii-v蚀刻终止层的表面。
本发明的一些实施例是提供一种半导体结构的制造方法，其包括形成绝缘体上硅(soi)结构，其具有接近绝缘体层的第一表面，其中所述soi结构包括第一半导体装置，其接近所述第一表面；以及从第二表面薄化所述soi结构，所述第二表面与所述第一表面对立，其中薄化所述soi结构包括通过碱性蚀刻而暴露所述soi结构的所述绝缘体层，并且得到所述暴露的绝缘体层的总厚度变异小于约1nm。
附图说明
为协助读者达到最佳理解效果，建议在阅读本发明时同时参考附件图示和其详细文字叙述说明。请注意为遵循业界标准作法，本专利说明书中的图式不一定按照正确的比例绘制。在某些图式中，尺寸可能刻意放大或缩小，以协助读者清楚了解其中的讨论内容。
图1到图5是根据本发明的一些实施例说明半导体结构且描述制造半导体结构的操作顺序的概示剖面图。
图6到图12是根据本发明的一些实施例说明半导体结构且描述制造半导体结构的操作顺序的概示剖面图。
图13到图20是根据本发明的一些实施例说明半导体结构且描述制造半导体结构的操作顺序的概示剖面图。
图21到图25是根据本发明的一些实施例说明半导体结构且描述制造半导体结构的操作顺序的概示剖面图。
符号说明
10主要衬底
10'背面
10"正面
20蚀刻终止层
30第一装置
30'装置层
30"第二装置
40半导体衬底
100半导体结构
101低温氧化物层
103p+硅层
105p-硅外延层
121彩色滤片
123透镜
150介电层
150'最顶部表面
180介电层
185介电层
190贯穿孔
200半导体结构
201贯穿硅通路
230传导迹线图案
230'传导迹线图案
231介电层
240衬底部
300半导体结构
301第一表面
301'正面
302第二表面
303'背面
305'第一表面
307'第三表面
309'第四表面
403第三表面
404第四表面
801隔离结构
803隔离感测区
805钉扎层
807转移栅极
901复位栅极
903多层互连
903'多层互连
905层间介电层
905'层间介电层
具体实施方式
在图式中，相同的元件符号是用以表示在不同图式与本发明的说明实施例中相同或类似的元件。图示不需要依比例展示，并且在一些例子中，图式被夸大且/或简化仅作为说明的目的，所述领域的技术人员可理解基于以下的本发明的说明实施例，有许多可能的本发明的应用与变异。
另外，本发明在使用与空间相关的叙述词汇，如“在…之下”，“低”，“下”，“上方”，“的上”，“下”，“顶”，“底”和类似词汇时，为便于叙述，其用法均在于描述图示中一个元件或特征与另一个(或多个)元件或特征的相对关系。除了图示中所显示的角度方向外，这些空间相对词汇也用来描述所述装置在使用中以及操作时的可能角度和方向。所述装置的角度方向可能不同(旋转90度或其它方位)，而在本发明所使用的这些空间相关叙述可以同样方式加以解释。
尽管本发明的广范围所主张的数值范围与参数是约略值，在特定范例中所阐述的数值尽可能精准。然而，任何数值本质上含有在个别测试测量中得到的标准偏差所必然造成的一些误差。再者，在本文中，“约”通常是指在给定值或范围的10％、5％、1％或0.5％内。或者，“约”是指在所述领域的技术人员可接受的平均的标准偏差内。在操作/工作范例之外，除非特别指名，否则本文所揭露的所有的数值范围、数量、值与比例，例如材料的量、时间期间、温度、操作条件、数量的比例和其类似者应被理解为受到“约”字修饰。据此，除非有相反的指示，本发明以及所附随的权利要求所阐述的数值参数是约略数，其可视需要而变化。至少，应根据所报导的有意义的位数数目并且使用通常的进位技术，解读各个数值参数。本文中，范围可表示为从一端点到另一端点，或是在两个端点之间。除非特别声明，否则本文揭露的所有范围皆包含端点。
现有技术中，达到厚度等于或小于500nm的蚀刻停止的范例已提供通过扩散或植入中所布置的重掺杂硼区。通过研磨与抛光，去除在硼掺杂蚀刻停止区下方的大部分硅衬底，以及使用由乙二胺与邻苯二酚(pyrocatechol)组成的蚀刻剂选择性蚀刻剩余部分。用此蚀刻剂，相较于非常重掺杂的硼蚀刻停止区的蚀刻速度，未掺杂的硅的蚀刻速度的名义选择性(nominalselectivity)比例为100：1。可进一步提供第二修整(trimming)以微调蚀刻表面的粗糙度。由于已经实质消耗重掺杂的蚀刻终止层，因而可使用第二修整，去除硅薄膜的薄层。例如，在蚀刻之后，进行平坦化操作，而后相较于前述蚀刻剂，使用较低蚀刻速度的另一蚀刻剂到粗糙表面以达到所欲的表面粗糙度。
然而，使用重掺杂硼区的缺点在于在硅中，硼是p-型掺质。此外，硼的植入与扩散皆造成硅薄膜残留p-型掺杂。例如，当进行热工艺时，重掺杂硼区中的硼原子互相扩散到上方的硅薄膜，在重掺杂蚀刻终止层与硅之间的界面处造成不均匀的硼掺杂。因此，选择性蚀刻剂必将去除与重掺杂蚀刻终止层交界的部分的硅薄膜，并且产生过度的表面粗糙度。上述第二修整无法缓和所述大的表面粗糙度。因此，接触选择性蚀刻剂的硅薄膜的总厚度变异(totalthicknessvariation，ttv)是大的。
再者，通过离子植入与退火所并入的硼造成在装置区中产生线差排(threadingdislocation)。由整个硅晶片不薄也不均匀的这些衬底所制成的装置的性能受到损害。
本发明提供半导体结构，其具有薄化衬底于所述半导体装置的至少其一中。取代采用重掺杂蚀刻终止层用于控制去除操作，提供未掺杂的iii-v蚀刻终止层以接触硅薄膜，其为制造主动元件的处。在一些实施例中，半导体结构包含第一半导体装置，其具有第一表面与第二表面，所述第二表面与第一表面对立、位于第一半导体装置的第一表面上方的半导体衬底、以及与第一半导体装置的第二表面接触的iii-v蚀刻终止层。
本发明提供绝缘体上硅(soi)结构，其具有未掺杂的iii-v蚀刻终止层作为绝缘体层。相对于在目前背面互补金属氧化物半导体图像传感器应用中的ttv为0.15μm以及在目前晶片上晶片堆叠操作中的ttv为1μm，由于硅与iii-v材料(或甚至非故意掺杂的iii-v材料)之间的高选择性，可达成在蚀刻表面上小于约1nm的ttv。
本发明也提供本文所述的半导体结构的制造方法。所述方法包含提供具有第一表面的暂时衬底，形成iii-v蚀刻终止层于所述第一表面上方，形成第一半导体装置于所述iii-v蚀刻终止层上方，以及通过蚀刻操作与暴露所述iii-v蚀刻终止层的表面而去除所述暂时衬底。
参阅图1到图5，图1到图5是根据本发明的一些实施例，说明具有薄化衬底的半导体结构并且描述制造所述半导体结构的操作顺序。在图1中，提供主要衬底10。主要衬底10可包括例如p-或n-5英寸直径硅衬底。此市售衬底具有所需要的10到20μm的厚度不均匀耐受性。换句话说，厚度不均匀为10到20μm。在一些实施例中，主要衬底可超过700μm厚。在一些实施例中，由于在后续操作中，主要衬底10被薄化到小于约5μm，因而主要衬底10在本发明中称为暂时衬底。在一些实施例中，主要衬底10是p+晶片，其具有硼浓度为约1e18与约5e20硼原子/cm3之间，优选为约1e18与约3e20硼原子/cm3之间，电阻率(resistivity)为约0.01到约0.02ohm-cm，电阻率优选为约0.01到约0.015ohm-cm，厚度约300μm到800μm，以及直径可为例如100、125、150、200mm或更大。
在图2中在主要衬底10上方形成iii-v蚀刻终止层20。蚀刻终止层20包括骤然、明确定义的蚀刻终止层，其通过所述技艺中已知的低温技术外延生长，例如气体来源分子束外延(mbe)、超高真空化学气相沉积(uhvcvd)、或低温气压(ap)cvd、或其它气相沉积。气相沉积方法的范例包含热丝cvd、rf-cvd、激光cvd(lcvd)、共形钻石涂覆操作(conformaldiamondcoatingoperations)、金属有机cvd(mocvd)、热蒸镀pvd、离子化金属pvd(impvd)、电子束pvd(ebpvd)、反应pvd、原子层沉积(ald)、等离子强化cvd(pecvd)、高密度等离子cvd(hdpcvd)、低压cvd(lpcvd)以及类似方法。使用电化学反应的沉积的范例包含电镀、无电镀以及类似方法。沉积的其它范例包含脉冲激光沉积(pld)以及原子层沉积(ald)。
在一些实施例中，iii-v蚀刻终止层20包括iii-v材料，其晶格常数类似于主要衬底10的材料。例如，如果主要衬底10由硅组成，由于si与gap之间的晶格差异(latticemismatch)为约0.36％，因而iii-v蚀刻终止层20可由磷化镓(gap)组成。在一些实施例中，可在具有rms表面粗糙度为0.5nm的p+硅衬底上方沉积约40nm的gap层。如图2所述，沉积的iii-v蚀刻终止层30具有小于40nm的厚度t1。关于下方模板材料，可基于沉积材料的临界厚度，决定iii-v蚀刻终止层30的厚度t1。换句话说，厚度t1不应超过所沉积材料的临界厚度。例如，当主要衬底10由硅组成时，以及iii-v蚀刻终止层20由gap组成时，可决定iii-v蚀刻终止层20的厚度t1小于40nm。在一些实施例中，iii-v蚀刻终止层20生长为未掺杂的。然而，后续热操作可在接近与相邻掺杂层交界的iii-v蚀刻终止层20的表面造成非故意的掺杂分布图谱(dopedprofile)。
在图3中，在iii-v蚀刻终止层20上方形成介电层30。在一些实施例中，外延生长装置层30，而后通过各种操作形成例如第一半导体装置的有源区或感测区。装置层30的厚度t2优选为约1.5μm到5μm，且具有传导型与电阻型(例如，n或p-)而允许使用本文所述的优先蚀刻剂。通过所述技艺中已知的外延技术(例如，气体来源分子束外延(mbe)、超高真空气相沉积(uhcvd)或气压化学气相沉积(apcvd))，在iii-v蚀刻终止层20上方形成装置层30。可任选使用标准预外延清理步骤，例如高温(例如至少约900℃)氢气预烘烤。此外，在装置层30上，可任选形成氧化物层。如图3所示，装置层30包含第一表面301与第二表面302。在目前的操作中，装置层30的第二表面302与iii-v蚀刻终止层20接触。
在一些实施例中，当第一半导体装置为cmos图像传感器时，第一半导体装置可包含光感测区。在其它实施例中，第一半导体装置可包含至少一个逻辑结构，其具有晶体管区与金属结构层。
在图4中，分别制备半导体衬底40，以及半导体衬底40的第三表面403接合到装置层30的第一表面301。半导体衬底40包含与第三表面403对立的第四表面。在一些实施例中，第四表面404是半导体衬底40的背面。在一些实施例中，半导体衬底40的第三表面403可包含其它层，例如，介电层或包含介电材料与金属迹线的混合层。同样地，装置层30的第一表面301可包含非外延层的层(例如，介电层或包含介电质与金属迹线的混合层)，以便于例如接合操作。
在一些实施例中，半导体衬底40可为载体衬底，其对于后续处理具有足够的机械强度。半导体衬底40可包括原始硅衬底，其类似于主要衬底10(例如，p-或n-硅衬底)，其直径对应于装置层30的直径以及具有所要的厚度均匀耐受性为10到20μm。在一些实施例中，由于半导体衬底40仅作为处理主要衬底10与其上的外延层的工具，因而半导体衬底40的传导型与电阻型不是关键。因此，有利的是，半导体衬底40可由非常低成本的硅形成。
参阅图5，主要衬底10上方的半导体衬底40与装置层30接合在一起，而后去除主要衬底10，暴露iii-v蚀刻终止层20的表面201。晶片接合为所述技艺中已知的，仅于本文中简述。半导体衬底40优选地包括硅衬底，如前所述，并且进一步具有氧化物层形成于硅衬底的顶部表面上。在装置层30上方形成的介电层或金属结构层被放置以接触半导体衬底40，因而装置层30的介电层或金属结构层与半导体衬底40上方的氧化物层紧密接触。而后，主要衬底10与半导体衬底40进行热处理达预定的时间期间，直到氧化物层与介电层或金属结构层接合在一起。温度可为约700℃到约800℃。所得到的接合晶片对的ttv是主要衬底10与半导体衬底40的个别ttv的总和，所述接合的晶片对包括主要晶片10与半导体衬底40。
在接合主要衬底10到半导体衬底40之后，去除主要衬底10。优选地以两步骤完成主要衬底10的去除，即，研磨约80到90百分比的主要衬底10，而后选择性蚀刻主要衬底10的剩余部分。相较于研磨、研光(lapping)、湿式蚀刻和/或化学机械抛光的常规顺序实质减少主要衬底10的厚度，本发明提供可通过仅对于结构进行研磨与湿式蚀刻操作而完成去除主要衬底10的显著部分。由于主要衬底10与iii-v蚀刻终止层20之间的高选择性，在湿式蚀刻操作之后，可暴露骤然iii-v蚀刻终止层(abruptiii-vetchstoplayer)20。
本发明的研磨操作可包含粗研磨与细微研磨。以常规的研磨器，其使用粗研磨轮(例如，d46研磨轮或是320砂粒研磨轮)，研磨图4所示的主要衬底10的背面10'，以薄化主要衬底10。在此粗研磨步骤中，去除主要衬底10的显著部分而不是整个厚度。在粗研磨与排除粗研磨步骤中产生的粗糙度与破坏所需的其它工艺步骤之后，部分通过硅表面的总粗糙度而确定在此粗研磨步骤中所去除的材料量。优选地，在粗研磨步骤之后，平均表面粗糙度小于约0.5μm，更佳为小于约0.3μm，以及在粗研磨步骤之后，总表面粗糙度小于约5μm，更佳为小于3μm。可使用表面形貌测定仪(profilemeter)与一平方厘米面积上所测量的平均粗糙度，确定粗研磨表面的平均粗糙度与总表面粗糙度。
为了去除粗研磨步骤中产生的粗糙度与破坏，优选地，对于装置晶片的表面进行第二研磨步骤，即为研磨步骤。关于细微研磨，可使用1200网孔完成研磨轮。在细微研磨步骤中去除的材料量为至少约三倍，优选为至少约五倍的粗研磨步骤后的硅表面的总表面粗糙度值。然而，细微研磨给予其自身的粗糙度与破坏到硅表面，并且典型地，在细微研磨步骤之后，硅表面将具有小于0.1μm的平均表面粗糙度，更佳为小于约0.02μm，以及小于约0.75μm的总表面粗糙度。可使用表面形貌测定仪，确定细微研磨表面的平均粗糙度与总表面粗糙度rt，所述表面形貌测定仪可测量纳米或更小的粗糙度值，并且平均粗糙度是在一平方厘米面积上测量。
在研磨之后，薄化的主要衬底10具有暴露的表面以及约20到约35微米的厚度，更佳为约25到约30微米的厚度。此外，应控制研磨工艺以最小化穿过研磨晶片的ttv。例如，关于200毫米直径晶片，ttv应小于2微米，更佳为小于8微米，再更佳为不超过约5微米。
虽然可通过选择性蚀刻去除主要衬底10的剩余厚度，然而选择性蚀刻剂以相对低速去除硅。因此，为了改善生产量，优选地，通过研磨而机械去除主要衬底10的块状，并且在湿式蚀刻之前，去除研磨工艺中产生的粗糙度与破坏。本发明的湿式化学蚀刻剂可包含以下蚀刻化学物质至少其中之一：hf：hno3：ch3cooh(hna)以及四甲基氢氧化铵(tmah)。
蚀刻剂包括氢氟酸、硝酸以及醋酸，其重量比例为3:5:3(hf:hno3:ch3cooh)，其通常称为hna。在获取p+硅衬底与覆盖的轻掺杂的p外延层的条件下，在形成iii-v蚀刻终止层20与装置层30于主要衬底10的正面10"之后，在温度为约20℃到约30℃，hna以每分钟约80微米的速度从主要衬底10的背面10'蚀刻p+硅，并且在p+硅层与p外延硅层之间具有选择性为100。或者说，hna去除p+硅层比去除p外延硅层快100倍。而后，通过平滑研磨、抛光或是上述平滑研磨与抛光的组合，可去除主要衬底10的剩余部分。可使用四甲基氢氧化铵(tmah)以每分钟约0.2微米的速度平滑研磨，以微调轻掺杂的p外延硅层的厚度。或者，在粗与细微研磨操作之后，可付出较长的蚀刻时间，使用tmah以去除p+硅层与p外延硅层二者。关于此湿式蚀刻操作的更详细说明可参阅图6到图12。
在获取p+或p-硅衬底的条件下，在主要衬底10的正片10"上方形成iii-v蚀刻终止层20与装置层30之后，在粗与细微研磨之后，tmah以每分钟约0.2微米的速度从主要衬底10的背面10'蚀刻p+或p-硅衬底。
无论使用hna用于快速地蚀刻而后使用tmah用于细微调整或是仅使用tmah达到所要的厚度降低，关于碱性蚀刻剂(例如，tmah)，由于硅与iii-v材料之间的选择性几乎是无限大，因而湿式蚀刻操作停止于iii-v蚀刻终止层20。联系到这个事实，可使用蚀刻硅的其它碱性蚀刻剂以取代tmah，其也包含于本发明的范围内。
图6到图12是根据本发明的一些实施例说明半导体结构100(请见图12)且描述制造半导体结构100的操作顺序的概示剖面图。与图1到图5中相同的数字标示指相同的元件或均等物，并且不再重复说明。在图6中，所提供的主要衬底10是三层形式，包含低温氧化物层101、p+硅层103以及p-硅外延层105。在一些实施例中，图6的主要衬底10可市售。参阅图7，在p-硅外延层105上方沉积iii-v蚀刻终止层20。在一些实施例中，iii-v蚀刻终止层20由未掺杂的gap组成，因而实质为绝缘体。在硅外延层105上的gap形成与尺寸细节如上关于图2所描述。
参阅图8，在iii-v蚀刻终止层20上方形成装置层30'的一部分。当装置层30'的所述部分由硅组成时，硅-绝缘体-硅结构的形成如图8所示。注意，硅外延层105、iii-v蚀刻终止层10以及装置层30'的所述部分之间的晶格常数差异可忽略，因而可避免晶格应变。
注意，装置层30'的所述部分包含正面301'与背面303'。装置层30'的所述部分具有厚度t2，其经定义为在正面301'与背面303'之间。在范例中，装置层30'的所述部分的厚度为约1.5μm到约5μm。装置层30'的所述部分包含位于正面301'的各种特征。例如，装置层30'的所述部分包含隔离结构801，其隔离感测区803与相邻的传感器元件。例如，装置层30'的所述部分包含光感测区(light-sensingregion或photo-sensingregion)、钉扎层(pinnedlayer)805以及各种晶体管，例如，与转移栅极807相关的转移晶体管以及与复位栅极901相关的复位晶体管，如图9所示。
参阅图9，装置层30进一步包含位于装置层30'的所述部分上方的多层互连(mli)903，位于装置层30'的所述部分上方包含在感测区801上方。mli903耦合到bsi图像传感器装置的各种元件(例如，感测区801)，因而可操作bsi图像传感器装置的各种元件以适当响应所发出的光(成像辐射)。mli903包含各种传导特征，其可为垂直互连(例如，接点和/或通路)，以及/或水平互连(例如，传导线)。各种传导特征包含传导材料，例如，金属。在范例中，可使用包含铝、铝系/铜合金、钛、氮化钛、钨、多晶硅、金属硅化物或其组合的金属，以及各种传导特征可称为铝互连。可通过包含物理气相沉积(pvd)、化学气相沉积(cvd)或其组合的工艺，形成铝互连。形成各种传导特征的其它制造技术可包含光刻蚀刻处理与蚀刻，图案化传导材料以形成垂直与水平连接。可实施其它制造工艺以形成mli903，例如，热退火形成金属硅化物。用于多层互连中的金属硅化物可包含硅化镍、硅化钴、硅化钨、硅化钽、硅化钛、硅化铂、硅化铒、硅化钯、或其组合。或者，各种传导特征可为铜多层互连，其包含铜、铜合金、钛、氮化钛、钽、氮化钽、钨、多晶硅、金属硅化物或其组合。可通过包含pvd、cvd、或其组合的工艺，形成铜互连。mli903未受限于所描述的传导特征的数目、材料、大小和/或尺寸，因此依照装置层30的设计需求，mli903可包含传导特征的任何数目、材料、大小以及尺寸。
mli903的各种传导特征位于层间(或层之间)介电(ild)层905中。ild层905可包含二氧化硅、氮化硅、氮氧化硅、teos氧化物、磷硅酸盐玻璃(psg)、硼磷硅酸盐玻璃(bpsg)、氟化二氧化硅玻璃(fsg)、硼掺杂的氧化硅、黑钻石
参阅图10，半导体衬底40经分别制备并且位于装置层30的正面301上方。在所描述的实施例中，半导体衬底40接合到ild层905。半导体衬底40可为包含硅的载体晶片。或者，半导体衬底40包含另一合适的材料，例如，玻璃。半导体衬底40可对于装置层30'的所述部分的正面301'上形成的各种特征(例如感测区803)提供保护，并且对于处理装置层30'的所述部分的背面303'也可提供机械强度与支撑。
参阅图11，在半导体衬底40接合到装置层30之后，主要衬底10是从其背面10'薄化。进行衬底厚度缩小工艺(也称为薄化工艺)，将主要衬底10的厚度从约厚度t3(例如，775μm)降低到约厚度t4(例如，5μm)。在范例中，在主要衬底10的背面10'进行衬底厚度缩小工艺，直到到达轻掺杂的p外延层105。在一些实施例中，对于主要衬底10施用粗研磨与细微研磨，而后进行hna蚀刻，直到蚀刻剂到达p+/p界面(103，105)。而后，在蚀刻剂到达iii-v蚀刻终止层20下，施用tmah蚀刻以微调轻掺杂的p外延层105。或者，在粗研磨与细微研磨之后立即施用tmah，直到暴露iii-v蚀刻终止层20。关于粗研磨、细微研磨、hna蚀刻以及tmah蚀刻的细节如以上图5所描述，并且可参照上述关于图5的说明。主要衬底10厚度缩小工艺可实施多重步骤工艺，例如，包含研磨、抛光以及蚀刻(干式蚀刻、湿式蚀刻或其组合)的多重步骤工艺。例如，在hna蚀刻之后与tmah蚀刻之前，可任选实施包含化学机械抛光的抛光操作。
参阅图12，形成半导体结构100，例如，背面图像传感器。半导体结构100进一步包含位于装置层30的背面303'上方的特征。例如，iii-v蚀刻终止层20可作为抗反射层，彩色滤片121与透镜123位于装置层30的背面303'上方。在所描述实施例中，iii-v蚀刻终止层20位于装置层30的背面303'与彩色滤片121之间。在一些实施例中，iii-v蚀刻终止层20包含gap，其折射率(ri)大于硅，波长范围在400nm到700nm之间。ri较大使得在感测区803收集到更多入射光，因此gap可作为硅为基底的背面图像传感器中的抗反射层。
彩色滤片121位于装置层30的背面303'上方，并且对齐光感测区803。彩色滤片121的设计使得预定波长的光通过滤波器。例如，彩色滤片121可滤波通过红色波长、绿色波长、或是蓝色波长的可见光到感测区803。彩色滤片121包含任何合适的材料。在范例中，彩色滤片121包含染剂为基底(或色素为基底)的聚合物，用于滤出特定频带(例如，所需波长的光)。或者，彩色滤片121包含树脂或其它具有彩色色素的有机为基底的材料。
在装置层30的背面303'上方，特别在彩色滤片121上方的透镜123也对齐光感测区803。透镜123与传感器803和彩色滤片121可为各种位置布置，因而透镜123将入射辐射聚焦在感测区803上。透镜123包含合适的材料，并且依照透镜所使用的材料的折射率和/或透镜与感测区803之间的距离，透镜123可具有各种形状与大小。或者，彩色滤片层121与透镜层123的位置可相反，因而透镜123位于抗反射层与彩色滤片121之间。
图13到图20是根据本发明的一些实施例说明半导体结构200(参阅图20)且描述制造半导体结构200的操作顺序的概示剖面图。与图1到图5相同的数字标示指相同元件或均等物，并且不再重复说明。在图13中，所获取的主要衬底10可为p+或p-硅衬底。在图14中，iii-v蚀刻终止层10形成于主要衬底10的正面10"上方。iii-v蚀刻终止层20的形成如以上关于图2所述，并且可参阅关于图2所述。
在图15中，装置层30形成于iii-v蚀刻终止层20上方。装置层可包含有源区，例如晶体管区、mli903、以及ild905，如上关于图9所述。在装置层30上方，形成介电层150，例如，氧化物层。可通过包含cvd、溅镀或其它合适的工艺的技术，形成介电层150，以在主要衬底10上方制备最顶部表面150'用于后续晶片接合操作。在图16中，半导体衬底40经分别制备并且接合其正面403与最顶部表面150'。在一些实施例中，在晶片接合之前，在半导体衬底40的正面403上方，形成氧化物层(未图示)。
图17a与图17b说明在接合到半导体衬底40与去除主要衬底10之后如何布置iii-v蚀刻终止层20的两种型态。在图17a中，使用上述图5所述的研磨与蚀刻化学，去除包含p+或p-衬底的主要衬底10。在一些实施例中，进行粗研磨与细微研磨，将主要衬底10的厚度缩小到约25μm，而后进行tmah以暴露iii-v蚀刻终止层20。所得到的剖面堆叠外形如图17a所示。在一些实施例中，所暴露的iii-v蚀刻终止层20的ttv小于约1nm。iii-v蚀刻终止层30的表面上方的此低ttv可归因为晶格匹配的材料选择。当iii-v蚀刻终止层20被选择为gap时，gap与硅之间的晶格差异(latticemismatch)小于0.36％，因而在gap与下方硅之间可建立平滑界面。
在图17b中，操作如图17a所述，差别在于蚀刻温度为摄氏20度下，使用溶解于甲醇的br2的化学物，从装置层30的第二表面302去除iii-v蚀刻终止层20的另一操作。在一些实施例中，iii-v蚀刻终止层20为gap。由于iii-v材料与硅之间的选择性高，因而br2/甲醇或i2/甲醇用于去除iii-v蚀刻终止层20。去除iii-v蚀刻终止层20为可选操作，并且如果对于目前制造线来说，与硅更兼容的工艺是首选的，那么可采用去除iii-v蚀刻终止层20。图18到图20是接着图17a而展示，因而可在上述各个图式中观察到iii-v蚀刻终止层20。
在图18中，在iii-v蚀刻终止层20的暴露表面上方，形成介电层180，例如，氧化物层。在图19中，从介电层180的表面图案化且蚀刻贯穿孔190，穿过iii-v蚀刻终止层20、装置层30，并且到达射剂用于接收所述贯穿孔的特定mli903。在图20中，在贯穿孔190中填充传导材料，并且形成贯穿硅通路(tsv)201于半导体结构200中。通常，通过蚀刻垂直孔穿过衬底并且以传导材料填充所述孔而形成tsv201，其中所述传导材料例如铜。tsv201可用于在装置层30的正面301'上方提供电接触到装置30的背面303'上的半导体电路，或是提供电接触到堆叠裸片(未图示)上的半导体电路。通常，用于形成tsv201的工艺涉及蚀刻孔，其至少部分穿过装置层30的硅衬底以及也许上方介电层180、185、下方ild905，而后在所述孔中沉积铜。相对于常规的soi结构，图20的半导体衬底200可视为倒反的soi结构。具有硅外延层的装置30的所述部分与上方iii-v蚀刻终止层20可视为在绝缘体下方具有硅的绝缘体上硅结构。由于存在未掺杂、高蚀刻选择性iii-v蚀刻终止层20，iii-v蚀刻终止层20的另一侧上的硅衬底硅被完全去除，因而以介电层180与185取代硅衬底，以便于形成tsv201。在图20中，当装置30'的所述部分上方的iii-v蚀刻终止层20由gap组成时，相对于常规的soi结构，其中绝缘体硅由氧化硅组成，倒反的soi结构具有优选的热膨胀系数匹配硅为基底的装置。
图21到图25是根据本发明的一些实施例说明半导体结构300(参阅图25)且描述制造半导体结构300的操作顺序的概示剖面图。与图1到图20相同的数字标示指相同的元件或均等物，并且不再重复说明。在图21中，获取的主要衬底10可为p+或p-硅衬底。在图22中，在主要衬底10的正面10"上方，形成iii-v蚀刻终止层20。iii-v蚀刻终止层20的形成如上关于图2所述，并且可参阅图2所描述的说明。在图23中，在iii-v蚀刻终止层20上方，形成第一装置层30。第一装置层30可包含有源区，例如，接近第二表面303'的晶体管区、mli903、以及ild905，如上关于图9所述。第一装置层30的第一表面305'可包含传导迹线图案230，以便于后续的装置接合操作。第一装置层30与下方iii-v蚀刻终止层20形成soi结构，其中可去除主要衬底10直到在后续操作中暴露iii-v蚀刻终止层20。
通过沉积介电层231形成传导迹线图案230，其绝缘第一装置层30中的装置和互连迹线与接合到第一装置层30的任何晶片中的任何电路或装置。在介电层231中蚀刻凹部，在其中沉积传导材料以形成传导迹线图案230。传导迹线图案230电耦合到第一装置层30中的mli903与tsv(可选的，未图示)。构成介电层231的绝缘材料优选被去除或被蚀刻，以显露传导迹线图案231，或是在介电层231的顶部上方略为升高。
在图24中，包含衬底部240与第二装置层30"的半导体衬底40经分别制备，并且接合到第一装置层30的第一表面305'。第二装置层30"可包含有源区，例如，接近第四表面309'的晶体管区、mli903'以及ild905'，如上关于图9所述。注意，第二装置层30"的第三表面307'可包含传导迹线图案230'，以便于装置接合操作。关于传导迹线图案230'的细节可参阅图23所示的传导迹线图案230。在一些实施例中，半导体衬底40的衬底部240可为块状硅衬底或是具有iii-v蚀刻终止层于其上(未图示)的硅衬底。
第一装置层30接合到第二装置层30"，以形成堆叠裸片结构。第一装置层30与第二装置层30"对齐并且一起接合于传导迹线图案230、230"。在实施例中，在待接合的第一装置层30与第二装置层30"上的接合接点之间，施用接合媒介，例如，铜、钨、铜-锡合金、金-锡合金、铟-金合金、铅-锡合金、或类似物。在一些实施例中，第一装置层30与第二装置层30"是硅为基底的装置。在一些其它的实施例中，第一装置层30与第二装置层30"其中之一是硅为基底的装置，另一者是iii-v为基底的装置。
参阅图25，在接合第一装置层30与第二装置层30"之后，使用本文所述的蚀刻化学，去除第一装置层30的主要衬底10。在第二装置层30"不具有下方iii-v蚀刻终止层的情况下，半导体衬底40的衬底部240是载体衬底。另一方面，在第二装置层30"具有下方iii-v蚀刻终止层的情况下，可使用本文所述的蚀刻化学，去除半导体衬底40的衬底部240。任选地，可在一些与硅可兼容的操作中，进一步去除暴露的iii-v蚀刻终止层20。
应注意虽然第一装置层30与第二装置层30"形成堆叠的晶片架构，然而本文所使用的特定晶片并非用于以任何方式限制本发明的实施例。在实践中，第一装置层30与第二装置层30"可为晶片或是裸片，因而堆叠的结构可具有裸片对裸片接合架构、裸片对晶片接合架构、或是晶片对晶片接合架构。
应注意可集成任何数目的不同装置、元件、连接器、以及类似物于第一装置层30与第二装置层30"中。本文所述的特定装置或是缺少装置并非用于以任何方式限制本发明的实施例。
本发明的实施例是提供半导体结构，其包含：第一半导体装置，其具有第一表面与第二表面，所述第二表面与所述第一表面对立；位于所述第一半导体装置的所述第一表面上方的半导体衬底；以及iii-v蚀刻终止层，其接触所述第一半导体装置的所述第二表面。
本发明的实施例是提供半导体结构的制造方法。所述方法包含提供具有第一表面的暂时衬底、在第一衬底上方形成iii-v蚀刻终止层、在所述iii-v蚀刻终止层上方形成第一半导体装置、以及通过蚀刻操作去除所述暂时衬底并且暴露所述iii-v蚀刻终止层的表面。
本发明的实施例是提供半导体结构的制造方法。所述方法包含形成绝缘体上硅(soi)结构，其具有接近绝缘体层的第一表面，其中所述soi结构包括接近所述第一表面的第一半导体装置，以及从与所述第一表面对立的第二表面，薄化所述soi结构。薄化所述soi结构包括通过碱性蚀刻而暴露所述soi结构的绝缘体层，以及得到所暴露的绝缘体层的总厚度差异小于约1nm。
虽然已详细描述本发明和其优点，然而应理解，可有不同的改变、取代与变化，而不脱离权利要求所定义的本发明的精神与范围。例如，上述的许多工艺可以不同方式实施并且以其它工艺或其组合替换。
再者，本申请案的范围不受限于说明书中所述的工艺、机器、制造、物质组合物、手段、方法与步骤的特定实施例。所述领域的技术人员可由本发明的揭露内容理解，根据本发明，可使用实质进行与本发明所述对应实施例相同的功能或达到实质相同的结果的现存或未来发展的工艺、机器、制造、物质组合物、手段、方法或步骤。据此，权利要求书包含这些工艺、机器、制造、物质组合物、手段、方法或步骤。
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