制造半导体器件的方法与流程

本公开的示例实施方式涉及一种半导体器件及其制造方法。

背景技术：

半导体器件可以包括通过金属互连层连接的多个电元件。金属互连层可以通过后端工艺(backend-of-line,beol)工艺形成。金属互连层可以由铜形成并可以设置在电介质层中。气隙结构(airgapstructure)可以用于使铜互连层彼此隔离。气隙结构可以防止铜互连层的铜扩散到电介质层中。

技术实现要素：

根据本发明构思的示例实施方式，一种制造半导体器件的方法可以包括：在基板上的第一电介质层中形成凹槽，第一电介质层包括在凹槽之间的第一部分；在每个凹槽中形成第一阻挡层；在第一阻挡层上形成互连层以填充每个凹槽；使互连层和第一阻挡层凹陷；在凹陷的互连层上形成覆盖图案，覆盖图案不形成在第一部分上；通过第一蚀刻工艺蚀刻第一部分的至少一部分；通过第二蚀刻工艺蚀刻由第一蚀刻工艺蚀刻了的第一部分的至少一部分和覆盖图案以形成沟槽；在沟槽的侧壁和底表面上以及在凹陷的互连层的顶表面上共形地形成第二阻挡层；以及在第二阻挡层上形成第二电介质层而不填充沟槽，使得气隙形成在凹槽之间的第一部分中。

根据本发明构思的示例实施方式，一种制造半导体器件的方法可以包括：在基板上的第一电介质层中形成凹槽，第一电介质层包括在凹槽之间的第一部分；在每个凹槽中形成第一阻挡层；在第一阻挡层上形成互连层以填充每个凹槽；使互连层和第一阻挡层凹陷；在凹陷的互连层上形成第一覆盖图案和第二覆盖图案，第一覆盖图案和第二覆盖图案不形成在第一部分上；通过第一蚀刻工艺蚀刻第一部分的至少一部分；通过第二蚀刻工艺蚀刻由第一蚀刻工艺蚀刻了的第一部分的至少一部分和第二覆盖图案以形成沟槽；在沟槽的侧壁和底表面上以及在第一覆盖图案上共形地形成第二阻挡层；以及在第二阻挡层上形成第二电介质层而不填充沟槽，使得气隙形成在凹槽之间的第一部分中。

根据本发明构思的示例实施方式，一种制造半导体器件的方法可以包括：在基板上的第一电介质层中形成凹槽，第一电介质层包括在凹槽之间的第一部分；在每个凹槽中形成第一阻挡层；在第一阻挡层上形成互连层以填充每个凹槽；使互连层和第一阻挡层凹陷；在至少凹陷的互连层上形成顺序堆叠的第一覆盖图案、第二覆盖图案和第三覆盖图案，第一至第三覆盖图案不形成在第一部分上；通过第一蚀刻工艺蚀刻第一部分的至少一部分；通过第二蚀刻工艺蚀刻由第一蚀刻工艺蚀刻了的第一部分的至少一部分以及第二覆盖图案和第三覆盖图案以形成沟槽；在沟槽的侧壁和底表面上以及在第一覆盖图案上共形地形成第二阻挡层；以及在第二阻挡层上形成第二电介质层而不填充沟槽，使得气隙形成在凹槽之间的第一部分中。

根据本发明构思的示例实施方式，一种制造半导体器件的方法可以包括：在基板上的第一电介质层中形成凹槽，第一电介质层包括在凹槽之间的第一部分；在每个凹槽中形成第一阻挡层；在第一阻挡层上形成互连层以填充每个凹槽；使互连层和第一阻挡层凹陷；在凹陷的互连层上形成覆盖图案，覆盖图案不形成在第一部分上；通过第一蚀刻工艺蚀刻第一部分的至少一部分；通过第二蚀刻工艺蚀刻由第一蚀刻工艺蚀刻了的第一部分的至少一部分和覆盖图案以形成沟槽；在沟槽的侧壁和底表面上以及在凹陷的互连层的顶表面上共形地形成第二阻挡层；以及在第二阻挡层上形成第二电介质层而不填充沟槽，使得气隙形成在凹槽之间的第一部分中，其中形成气隙包括：在第二阻挡层上形成第二电介质层而不填充沟槽，使得气隙的底表面高于每个凹槽的底表面。

附图说明

通过参照附图详细地描述本公开的示例实施方式，本公开的各方面和特征将变得更加明显，附图中：

图1至图11是示出根据本发明构思的示例实施方式的制造半导体器件的方法的截面图；

图12至图20是示出根据本发明构思的示例实施方式的制造半导体器件的方法的截面图；

图21至图28是示出根据本发明构思的示例实施方式的制造半导体器件的方法的截面图；以及

图27至图29示出可采用根据本发明构思的某些实施方式的一个或多个半导体器件的示例电子装置。

具体实施方式

在本发明构思的各种实施方式中，互连层可以用于连接构成半导体芯片的集成电路的元件。元件可以包括例如晶体管、二极管、电源、电阻器、电容器、电感器、发射器、接收器或天线。集成电路可以为数字电路和/或模拟电路，并可以为微处理器、存储器、光学装置、逻辑装置和/或音频放大器。

图1至图11是示出根据本发明构思的示例实施方式的制造半导体器件的方法的截面图。

参照图1，第一电介质层100可以形成在基板10上，第一电介质层100具有形成在其中的凹槽50。第一电介质层100可以包括低k电介质材料。第一电介质层100可以包括例如具有小于9的介电常数(k)的低k电介质材料，诸如k为约4的硅氧化物或者根据氧含量和氮含量k为约4至8的硅氮氧化物。

在某些实施方式中，在第一电介质层100中形成凹槽50可以包括在第一电介质层100上形成光致抗蚀剂层以及利用光刻工艺图案化光致抗蚀剂层以形成用于形成凹槽50的光致抗蚀剂图案。光致抗蚀剂层可以为正光致抗蚀剂层或负光致抗蚀剂层。光致抗蚀剂层可以通过旋涂工艺形成。在形成光致抗蚀剂图案之后，第一电介质层100可以被蚀刻至指定的深度以形成凹槽50，然后电介质层100上的光致抗蚀剂图案可以通过灰化工艺选择性去除。

第一电介质层100可以为层间电介质(ild)层。第一电介质层100可以包括单个同质ild层或者可以由形成ild层的多个电介质层形成。

第一阻挡层102可以共形地形成以沿着每个凹槽50的侧壁和底表面延伸。互连层104可以形成在第一阻挡层102上以填充每个凹槽50。在某些实施方式中，阻挡层102的每个侧壁可以从凹槽50的底表面向上斜地延伸使得互连层104的最上表面在第一方向(例如，图1中的左至右)上的宽度可以大于互连层104的最下表面在第一方向上的宽度，但是本公开不限于此。在某些实施方式中，阻挡层102的每个侧壁可以从凹槽50的底表面向上垂直延伸，使得互连层104的最上表面在第一方向上的宽度可以等于互连层104的最下表面在第一方向上的宽度。凹槽50的侧壁可以具有类似的斜地延伸的形式。应当理解，互连层104在图1之内和/或之外延伸的长度对应于互连层104的最长尺寸，但是这样的长度可以不具有线性路径(例如，如从上下视角观看的，互连层104可以具有弯曲)，使得互连层104可以根据其设计来连接半导体器件的各种元件。第一阻挡层102可以用作保护层以防止互连层104和第一电介质层100之间的直接接触。第一阻挡层102可以包括难熔金属例如ta、ti、w或其合金、和/或难熔金属氮化物例如tan、tin或wn，但是第一阻挡层102不限于此。在某些实施方式中，第一阻挡层102可以通过例如物理气相沉积(pvd)工艺、化学气相沉积(cvd)工艺或电化学镀(ecp)工艺形成。

互连层104可以连接集成电路的多个元件。互连层104可以由铜(cu)形成。在某些实施方式中，互连层104可以由例如al、w或ag形成。互连层104可以通过例如物理气相沉积(pvd)工艺、化学气相沉积(cvd)工艺或电化学镀(ecp)工艺形成。第一电介质层100的位于凹槽50之间的上部可以定义为金属间电介质(imd)部分101。例如，imd部分101可以是第一电介质层100的位于互连层104之间的部分。imd部分101可以用于电隔离互连层104，使得每个互连层104可以形成单独的电节点。

imd部分101可以从第一电介质层100的在凹槽50或互连层104之下的部分突出，使得imd部分101的最上表面在第一方向(图1中的左至右)上的宽度可以小于imd部分101的最下表面在第一方向上的宽度，但是本公开不限于此。在某些实施方式中，imd部分101可以从第一电介质层100的在凹槽50或互连层104之下的下部垂直突出，使得imd部分101的最上表面在第一方向上的宽度可以等于imd部分101的最下表面在第一方向上的宽度。

参照图2，在某些实施方式中，互连层104可以在每个凹槽50中凹陷。互连层104可以采用稀释的氢氟酸(dhf)通过去除工艺(stripprocess)凹陷。例如，为了使互连层104凹陷，dhf去除工艺可以重复几次，例如两次或三次。dhf可以包括例如200：1的hf溶液。互连层104的凹陷深度可以小于5nm，但是该深度不限于此。在某些实施方式中，互连层104的凹陷深度可以为4nm或3nm。当使互连层104凹陷时，也可以使第一阻挡层102凹陷。

因此，凹槽50的上部可以被暴露，并且imd部分101的侧壁的一部分可以被暴露。

参照图3和图4，在某些实施方式中，覆盖图案106c可以仅形成在凹陷的互连层104和凹陷的第一阻挡层102上。

参照图3，覆盖层106可以形成在凹陷的互连层104、凹陷的第一阻挡层102和第一电介质层100上。覆盖层106可以由aln形成或包括aln。例如，aln可以通过pvd工艺、cvd工艺、ecp工艺或原子层沉积(ald)工艺沉积在凹陷的互连层104的顶表面上以及在imd部分101的暴露的侧壁和顶表面上。在此情况下，覆盖层106可以包括位于凹陷的互连层104和凹陷的第一阻挡层102上的第一部106a以及位于imd部分101上的第二部106b。覆盖层106的第一部106a可以包括aln，覆盖层106的第二部106b可以包括alon。与aln相比，alon可以容易通过hf去除。

参照图4，覆盖层106的第二部106b可以采用dhf去除工艺选择性地去除。

因此，覆盖图案106c(例如，aln覆盖图案)可以仅形成在凹陷的互连层104和凹陷的第一阻挡层102上。覆盖图案106c可以不形成在imd部分101上。覆盖图案106c可以用作保护层以在蚀刻工艺期间保护互连层104，该蚀刻工艺将结合图7来描述。

参照图5和图6，在某些实施方式中，具有气隙区域开口ago的牺牲掩模图案108b和硬掩模图案110b可以形成在具有互连层104的第一电介质层100上。气隙区域开口ago可以暴露imd部分101的将被去除的至少一部分，从而形成气隙。例如，imd部分101的被气隙区域开口ago暴露的至少一部分可以通过将结合图7至图9描述的蚀刻工艺去除，从而可以形成将结合图11描述的气隙118。覆盖图案106c的至少一部分可以被气隙区域开口ago暴露。

更具体地，参照图5，牺牲掩模层108a和硬掩模层110a可以顺序形成在具有互连层104的第一电介质层100上。牺牲掩模层108a可以由例如硅氮化物(sin)形成，但是不限于此。硬掩模层110a可以由例如硅氮氧化物(sion)形成，但是不限于此。

参照图6，牺牲掩模层108a和硬掩模层110a可以采用光刻工艺被部分地去除以限定气隙区域开口ago。例如，牺牲掩模图案108b和硬掩模图案110b可以形成为暴露imd部分101的部分和覆盖图案106c的部分。

参照图7，由气隙区域开口ago暴露的imd部分101可以利用硬掩模图案110b和牺牲掩模图案108b作为蚀刻掩模通过第一蚀刻工艺蚀刻。第一蚀刻工艺可以包括干蚀刻，例如各向异性干蚀刻工艺。在第一蚀刻工艺期间，由于覆盖图案106c和imd部分101之间的高蚀刻选择性，覆盖图案106c可以不通过第一蚀刻工艺去除。在第一蚀刻工艺期间，硬掩模图案110b的一部分可以被蚀刻。在某些实施方式中，硬掩模图案110b可以不通过第一蚀刻工艺去除。

在第一蚀刻工艺之后，互连层104的顶表面和第一阻挡层102的顶表面可以仍然覆盖有覆盖图案106c并可以不被暴露。例如，由覆盖图案106c保护的互连层104和第一阻挡层102可以不接触第一蚀刻工艺的蚀刻剂并且不被第一蚀刻工艺蚀刻。

当进行第一蚀刻工艺时，互连层104的边缘部分112可以被覆盖图案106c保护而免受蚀刻损伤，因此可以防止或减少互连层104的损失(例如，铜损失)。这里，边缘部分112可以包括互连层104的上部和第一阻挡层102的上部彼此接触的区域。例如，边缘部分112可以包括边缘部分112的直接接触覆盖图案106c的最上部分。

在去除imd部分101的部分之后，第一气隙沟槽114a可以形成在互连层104之间。在某些实施方式中，第一气隙沟槽114a的深度可以小于或大于互连层104的凹陷深度。

参照图8和图9，第三气隙沟槽114c可以采用第二蚀刻工艺通过继续蚀刻其中形成第一气隙沟槽114a且由气隙区域开口ago暴露的imd部分101而形成在互连层104之间。第二蚀刻工艺可以包括ekc去除工艺(指的是使用由ekctechnology(其是杜邦电子与通讯的子公司)制造的化学品的去除工艺)、nh3rf等离子体工艺和氢氟酸去除工艺中的至少一个，但是第二蚀刻工艺不限于此。第二蚀刻工艺也可以包括第一子蚀刻工艺和第二子蚀刻工艺。

例如，诸如ekc去除工艺的湿蚀刻工艺可以作为第二蚀刻工艺的第一子蚀刻工艺而进行以较深地蚀刻具有第一气隙沟槽114a的imd部分101，使得第二气隙沟槽114b的深度大于第一气隙沟槽114a的深度。通过湿蚀刻工艺，可以去除覆盖图案106c的一部分。此外，在湿蚀刻工艺期间，硬掩模图案110b可以被完全去除，并且牺牲掩模图案108b可以被部分地去除。在某些实施方式中，可以进行采用nh3rf等离子体工艺和氢氟酸去除工艺的第一子蚀刻工艺。

参照图9，第二蚀刻工艺的第二子蚀刻工艺可以在第一子蚀刻工艺之后立即进行以形成第三气隙沟槽114c。

例如，可以对具有第二气隙沟槽114b的imd部分101进行采用nh3rf等离子体工艺和氢氟酸去除工艺的第二子蚀刻工艺以形成其深度大于第二气隙沟槽114b的深度的第三气隙沟槽114c。在某些实施方式中，在第二子蚀刻工艺之后，第三气隙沟槽114c的深度可以大于互连层104的凹陷深度。在某些实施方式中，在第二蚀刻工艺之后，第三空气沟槽114c的底表面可以高于或低于每个凹槽50的底表面。在某些实施方式中，第三气隙沟槽114c的上部可以比第三气隙沟槽114c的下部更宽。例如，第三气隙沟槽114c的靠近覆盖图案106c的上部的宽度可以大于第三气隙沟槽114c的靠近互连层104的底表面的下部的宽度，但是本公开不限于此。在某些实施方式中，第三气隙沟槽114c的靠近覆盖图案106c的上部的宽度可以与第三气隙沟槽114c的靠近互连层104的底表面的下部的宽度相同。

在某些实施方式中，当进行第二子蚀刻工艺时，覆盖图案106c和牺牲掩模图案108b可以被完全去除。因此，imd部分104的被牺牲掩模图案108b覆盖的部分也可以在形成第三气隙沟槽114c时被部分地蚀刻。在某些实施方式中，第二子蚀刻工艺可以采用ekc去除工艺进行。在某些实施方式中，可以省略第一子蚀刻工艺和第二子蚀刻工艺中的任一个。

根据示例实施方式，由于覆盖图案106c、牺牲掩模图案108b和硬掩模图案110b通过如上所述的蚀刻工艺去除，所以可以不进行对互连层104和imd部分101的额外平坦化工艺。通过以上的蚀刻工艺，可以完成该平坦化工艺。结果，在第二蚀刻工艺之后，imd部分101的顶表面和互连层104的顶表面可以基本上共平面。

参照图10，第二阻挡层116可以共形地形成在第三气隙沟槽114c的侧壁和底表面上。

第二阻挡层116可以用作保护层以防止互连层104和包括图11的第二电介质层200的另一层之间的直接接触。第二阻挡层116还可以共形地形成在互连层104的顶表面和imd部分101的顶表面上。

第二阻挡层116可以由例如sicn形成，或包括例如sicn，但是不限于此。第二阻挡层116可以通过物理气相沉积工艺、化学气相沉积工艺或原子层沉积工艺形成在imd部分101和互连层104上。

参照图11，第二电介质层200可以形成在第二阻挡层116上。通过在第二阻挡层116上形成第二电介质层200而不填充第三气隙沟槽114c，气隙118可以形成在imd部分101(或第三气隙沟槽114c)中，并且此外可以形成具有堆叠结构的集成电路或互连结构。在某些实施方式中，气隙118的底表面可以高于每个凹槽50的底表面。第二电介质层200可以包括低k电介质材料。在某些实施方式中，第二电介质层200可以用半导体制造工艺中所用的另一种任意材料代替。

在根据如上所述的示例实施方式的制造半导体器件的方法中，通过使互连层104(例如，铜互连层)凹陷并在凹陷的互连层104上形成覆盖图案106c(例如，aln覆盖图案)，当对imd部分101进行蚀刻工艺时，互连层104(例如，边缘部分112)可以被覆盖图案106c保护而免受蚀刻损伤。因此，可以防止或减少互连层104的损失(例如，铜损失)。

图12至图20是示出根据示例实施方式的制造半导体器件的方法的截面图。

参照图12，如结合图1和图2所述的，可以形成在基板10上的第一电介质层100中的凹槽50，第一阻挡层102可以共形地形成在每个凹槽50的侧壁和底表面上，互连层104可以形成在第一阻挡层102上以填充每个凹槽50，然后互连层104和第一阻挡层102可以凹陷。第一电介质层100的位于凹槽50之间的上部可以定义为imd部分101。

在某些实施方式中，第一覆盖图案126a可以仅形成在凹陷的互连层104上(例如，在凹陷的互连层104的顶表面上)，并且可以不形成在第一阻挡层102的顶表面上。因此，第一阻挡层102的顶表面可以被暴露。第一覆盖图案126a可以由钴(co)形成或包括钴(co)。例如，当co采用钴前驱体通过cvd工艺沉积在基板10上时，co可以选择性地仅沉积在凹陷的互连层104上，而可以不沉积在imd部分101和第一阻挡层102上。因此，第一覆盖图案126a(例如，co覆盖图案)可以仅形成在凹陷的互连层104上。在某些实施方式中，第一覆盖图案126a还可以形成在凹陷的第一阻挡层102上。

参照图13，第二覆盖图案126b可以通过对第一覆盖图案126a进行硅化工艺和氮化工艺而形成在第一覆盖图案126a上。例如，通过第一覆盖图案126a(即co覆盖图案)的co、硅烷(sih4)和氨(nh3)的反应，包括cosin或由cosin形成的第二覆盖图案126b(即cosin覆盖图案)可以形成在第一覆盖图案126a上。第二覆盖图案126b和第一覆盖图案126a可以用作保护层以在将结合图16描述的蚀刻工艺期间保护互连层104。在某些实施方式中，第二覆盖图案126b可以包括通过第一覆盖图案126a的co和硅烷(sih4)的反应形成的cosi覆盖图案。

参照图14和图15，如结合图5和图6所述的，可以形成具有气隙区域开口ago的牺牲掩模图案108b和硬掩模图案110b。气隙区域开口ago可以暴露第二覆盖图案126b和imd部分101的一部分。

如图14所示，牺牲掩模层108a和硬掩模层110a可以形成在基板10上，然后牺牲掩膜层108a和硬掩模层110a可以被部分地去除以限定如图15所示的气隙区域开口ago，从而形成具有气隙区域开口ago的牺牲掩模图案108b和硬掩模图案110b。

牺牲掩模层108a可以由硅氮化物(sin)形成，但是不限于此。硬掩模层110a可以由硅氮氧化物(sion)形成，但是不限于此。

参照图16，imd部分101的被气隙区域开口ago暴露的至少一部分可以通过第一蚀刻工艺蚀刻。

第一蚀刻工艺可以包括干蚀刻工艺，例如各向异性干蚀刻工艺。当进行第一蚀刻工艺时，由于第二覆盖图案126b和imd部分101之间的高蚀刻选择性，第二覆盖图案126b可以不被蚀刻，imd部分101的一部分可以被蚀刻。在第一蚀刻工艺期间，硬掩模图案110b的一部分可以被蚀刻。在某些实施方式中，硬掩模图案110b可以在第一蚀刻工艺期间不被蚀刻。

在第一蚀刻工艺之后，互连层104的顶表面可以仍然覆盖有第一覆盖图案126a和第二覆盖图案126b，并可以不被暴露。例如，由第一覆盖图案126a和第二覆盖图案126b保护的互连层104可以不被第一蚀刻工艺蚀刻。

当进行第一蚀刻工艺时，互连层104的边缘部分122可以被第一覆盖图案126a和第二覆盖图案126b保护而免受蚀刻损伤，因此可以防止或减少互连层104的损失(例如，铜损失)。这里，边缘部分122可以包括其中互连层104的上部和第一阻挡层102的上部彼此接触的区域。例如，边缘部分122的最上部分可以直接接触第一覆盖图案126a。

在去除imd部分101的该部分之后，可以形成第一气隙沟槽114a。

参照图17和图18，其中形成第一气隙沟槽114a且由气隙区域开口ago暴露的imd部分101可以与第二覆盖图案126b一起通过第二蚀刻工艺顺序地蚀刻，使得第三气隙沟槽114c可以形成在互连层104之间。

第二蚀刻工艺可以包括ekc去除工艺、nh3rf等离子体工艺和氢氟酸去除工艺中的至少一个。第二蚀刻工艺可以包括第一子蚀刻工艺和第二子蚀刻工艺。

参照图17，诸如ekc去除工艺的湿蚀刻工艺可以作为第二蚀刻工艺的第一子蚀刻工艺而进行以较深地蚀刻具有第一气隙沟槽114a的imd部分101，因此可以形成其深度大于第一气隙沟槽114a的深度的第二气隙沟槽114b。通过湿蚀刻工艺，可以去除第二覆盖图案126b的一部分。此外，硬掩模图案110b可以被完全去除，并且牺牲掩模图案108b的一部分可以被去除。

在此情况下，第一覆盖图案126a可以不通过第一子蚀刻工艺去除。在某些实施方式中，第一子蚀刻工艺可以采用nh3rf等离子体工艺和氢氟酸去除工艺进行。

参照图18，第二蚀刻工艺的第二子蚀刻工艺可以被继续进行以形成第三气隙沟槽114c。例如，采用nh3rf等离子体工艺和氢氟酸去除工艺的第二子蚀刻工艺可以进行以较深地蚀刻具有第二气隙沟槽114b的imd部分101，因此第三气隙沟槽114c可以形成为其深度大于第二气隙沟槽114b的深度。在某些实施方式中，在第二蚀刻工艺之后，第三气隙沟槽114c的底表面可以高于或低于每个凹槽50的底表面。在某些实施方式中，第三气隙沟槽114c的上部可以比第三气隙沟槽114c的下部更宽。例如，第三气隙沟槽114c的靠近第一覆盖图案126a的上部的宽度可以大于第三气隙沟槽114c的靠近互连层104的底表面的下部的宽度，但是本公开不限于此。在某些实施方式中，第三气隙沟槽114c的靠近第一覆盖图案126a的上部的宽度可以与第三气隙沟槽114c的靠近互连层104的底表面的下部的宽度相同。通过nh3rf等离子体工艺和氢氟酸去除工艺，第二覆盖图案126b和牺牲掩模图案108b可以被完全去除。结果，第一覆盖图案126a(例如，co覆盖图案)可以不被去除而是保留在互连层104上。在某些实施方式中，第一覆盖图案126a可以通过第二子蚀刻工艺去除以暴露互连层104的顶表面。

在某些实施方式中，第二子蚀刻工艺可以采用ekc去除工艺进行。在某些实施方式中，可以省略第一子蚀刻工艺和第二子蚀刻工艺中的任一个。

根据示例实施方式，由于第二覆盖图案126b、牺牲掩模图案108b和硬掩模图案110b通过如上所述的蚀刻工艺去除，所以可以不进行对互连层104和imd部分101的额外平坦化工艺。通过如图16至图18所述的以上蚀刻工艺，可以完成该平坦化工艺。结果，在第二蚀刻工艺之后，imd部分101的顶表面和互连层104的顶表面(或第一覆盖图案126a的顶表面)可以基本上共平面。

参照图19，第二阻挡层116可以共形地形成在第三气隙沟槽114c的侧壁和底表面上。

第二阻挡层116还可以共形地形成在第一覆盖图案126a(例如，co覆盖图案)的顶表面和imd部分101的顶表面上。

在某些实施方式中，第二阻挡层116可以共形地形成在第三气隙沟槽114c的侧壁和底表面、互连层104的顶表面和imd部分101的顶表面上。

第二阻挡层116可以由例如sicn形成，或包括例如sicn，但是不限于此。

返回参照图11，第二电介质层200可以形成在第二阻挡层116上。通过在第二阻挡层116上形成第二电介质层200而不填充第三气隙沟槽114c，气隙118可以形成在imd部分101(或第三气隙沟槽114c)中，并且此外可以形成具有堆叠结构的集成电路或互连结构。在某些实施方式中，气隙118的底表面可以高于每个凹槽50的底表面。第二电介质层200可以包括低k电介质材料。在某些实施方式中，第二电介质层200可以用半导体制造工艺中所用的另一种任意的材料代替。

在根据如上所述的示例实施方式的制造半导体器件的方法中，通过使互连层104(例如，铜互连层)凹陷并在凹陷的互连层104上形成第一覆盖图案126a(例如，co覆盖图案)和第二覆盖图案(例如，cosin覆盖图案)，当对imd部分101进行蚀刻工艺时互连层104(例如，边缘部分122)可以被第一覆盖图案126a和第二覆盖图案126b保护而免受蚀刻损伤。因此，可以防止或减少互连层104的损失(例如，铜损失)。

图21至图26是示出根据本发明构思的示例实施方式的制造半导体器件的方法的截面图。

参照图21，如结合图1和图2所述的，可以形成在基板10上的第一电介质层100中的凹槽50，第一阻挡层102可以形成在每个凹槽50的侧壁和底表面上，互连层104可以形成在第一阻挡层102上以填充每个凹槽50，然后可以使互连层104和第一阻挡层102凹陷。第一电介质层100的位于凹槽50之间的上部可以定义为imd部分101。

如结合图12和图13所述的，第一覆盖图案126a可以形成在凹陷的互连层104上。第一覆盖图案126a可以包括co或由co形成(或者第一覆盖图案126a可以为co覆盖图案)。可以对第一覆盖图案126a(例如，co覆盖图案)进行硅化工艺和氮化工艺以在第一覆盖图案126a上形成第二覆盖图案126b。例如，第二覆盖图案126b可以通过co覆盖图案的co、硅烷(sih4)和氨(nh3)的反应而形成。因此，第二覆盖图案126b可以包括sicn或由sicn形成(或者第二覆盖图案126a可以为cosin覆盖图案)。在某些实施方式中，第二覆盖图案126b可以包括通过第一覆盖图案126a的co和硅烷(sih4)的反应形成的cosi覆盖图案。

覆盖层136可以形成在第二覆盖图案126b和imd部分101上。覆盖层136可以形成在第一阻挡层102上。

覆盖层136可以包括aln或由aln形成。覆盖层136可以通过采用cvd工艺、pvd工艺、ecp工艺或ald工艺在基板10上沉积aln而形成。

在此情况下，覆盖层136可以包括位于第二覆盖图案126b和第一阻挡层102上的第一部136a和位于imd部分101上的第二部136b。覆盖层136的第一部136a可以由aln形成，覆盖层136的第二部136b可以由alon形成。与aln相比，alon可以通过hf容易地去除。

参照图22，覆盖层136的第二部136b可以采用dhf去除工艺选择性地去除。

因此，第三覆盖图案136c(例如，aln覆盖图案)可以仅形成在第二覆盖图案126b和第一阻挡层102上。第三覆盖图案136c可以不形成在imd部分101上。第三覆盖图案136c可以用作保护层以在将结合图25描述的蚀刻工艺期间保护互连层104。

参照图23和图24，如图5和图6中所述的，可以形成具有气隙区域开口ago的牺牲掩模图案108b和硬掩模图案110b。气隙区域开口ago可以暴露第三覆盖图案136c和imd部分101的至少一部分。

如图23所示，牺牲掩模层108a和硬掩模层110a可以形成在基板10上。然后，如图24所示，牺牲掩模层108a和硬掩模层110a可以被部分地去除以限定气隙区域开口ago。

牺牲掩模层108a可以包括sin，但是不限于此。硬掩模层110a可以包括sion，但是不限于此。

参照图25，imd部分101的被气隙区域开口ago暴露的部分可以通过第一蚀刻工艺蚀刻。

第一蚀刻工艺可以包括干蚀刻工艺，例如各向异性干蚀刻工艺。由于第二覆盖图案126b和第三覆盖图案136c与imd部分101之间的高的蚀刻选择性，imd部分101的一部分可以通过第一蚀刻工艺去除，并且第二覆盖图案126b和第三覆盖图案136c可以不被去除。硬掩模图案110b可以在第一蚀刻工艺期间被部分地去除。在某些实施方式中，硬掩模图案110b可以在第一蚀刻工艺期间不被蚀刻。

在第一蚀刻工艺之后，互连层104的顶表面可以覆盖有第一至第三覆盖图案126a、126b和136c并可以不被暴露。因此，由第一至第三覆盖图案126a、126b和136c保护的互连层104可以不被第一蚀刻工艺蚀刻。

当进行蚀刻工艺时，互连层104的边缘部分132可以被第一至第三覆盖图案126a、126b和136c保护而免受蚀刻损伤，因此可以防止或减少互连层104的损失(例如，铜损失)。边缘部分132可以包括其中第一阻挡层102接触互连层104的上部的区域。例如，边缘部分132的最上部分可以直接接触第一覆盖图案126a。

在去除imd部分101的部分之后，可以形成第一气隙沟槽114a。

参照图26，其中形成第一气隙沟槽114a的imd部分101可以与第二覆盖图案126b和第三覆盖图案136c一起通过第二蚀刻工艺顺序地蚀刻，使得第二气隙沟槽114b可以形成在互连层104之间。第二气隙沟槽114b可以比第一气隙沟槽114a更深。在某些实施方式中，第二气隙沟槽114b可以不比互连层104深。

第二蚀刻工艺可以包括ekc去除工艺、nh3rf等离子体工艺和氢氟酸去除工艺中的至少一个。第二蚀刻工艺可以包括第一子蚀刻工艺和第二子蚀刻工艺。

例如，诸如ekc去除工艺的湿蚀刻工艺可以作为第二蚀刻工艺的第一子蚀刻工艺而进行以较深地蚀刻具有第一气隙沟槽114a且由气隙区域开口ago暴露的imd部分101，因此可以形成其深度大于第一气隙沟槽114a的深度的第二气隙沟槽114b。通过湿蚀刻工艺，可以去除第二覆盖图案126b和第三覆盖图案136c的一部分。此外，硬掩模图案110b可以被完全去除，并且牺牲掩模图案108b的一部分可以被去除。在某些实施方式中，第二覆盖图案126b可以不被去除。

第一覆盖图案126a(例如，co覆盖图案)可以不被第一子蚀刻工艺去除并可以保留在互连层104的顶表面上。在此情况下，在形成气隙结构之后，第一覆盖图案126a可以保留在互连层104上。在某些实施方式中，第一子蚀刻工艺可以采用nh3rf等离子体工艺和氢氟酸去除工艺进行。

然后，如图18所述，可以顺序进行第二蚀刻工艺的第二子蚀刻工艺以形成第三气隙沟槽114c。

例如，采用nh3rf等离子体工艺和氢氟酸去除工艺的第二子蚀刻工艺可以进行以较深地蚀刻具有第二气隙沟槽114b的imd部分101，因此可以形成第三气隙沟槽114c。通过nh3rf等离子体工艺和氢氟酸去除工艺，第二覆盖图案126b和牺牲掩模图案108b可以被完全去除。结果，第一覆盖图案126a(例如，co覆盖图案)可以不被去除并保留在互连层104上。在某些实施方式中，第一覆盖图案126a可以通过第二子蚀刻工艺去除以暴露互连层104的顶表面。

在某些实施方式中，第二子蚀刻工艺可以采用ekc去除工艺进行。在某些实施方式中，可以省略第一子蚀刻工艺和第二子蚀刻工艺中的任一个。

根据示例实施方式，由于第二覆盖图案126b和第三覆盖图案136c、牺牲掩模图案108b以及硬掩模图案110b通过如上所述的蚀刻工艺去除，所以可以不进行对互连层104和imd部分101的额外平坦化工艺。通过如上所述的蚀刻工艺，可以完成该平坦化工艺。结果，在第二蚀刻工艺之后，imd部分101的顶表面和互连层104的顶表面(或者第一覆盖图案126a的顶表面)可以基本上共平面。

如结合图19所述的，第二阻挡层116可以共形地形成在第三气隙沟槽114c的侧壁和底表面上以及在第一覆盖图案126a(例如，co覆盖图案)的顶表面和imd部分101的顶表面上。第二阻挡层116可以包括例如sicn或由例如sicn形成，但是不限于此。

此外，如结合图11所述的，第二电介质层200可以形成在第二阻挡层116上。通过在第二阻挡层116上形成第二电介质层200而不填充第三气隙沟槽114c，气隙118可以形成在imd部分101(或第三气隙沟槽114c)中，并且此外可以形成具有堆叠结构的集成电路或互连结构。

在如上所述的根据某些示例实施方式的制造半导体器件的方法中，通过使互连层104(例如，铜互连层)凹陷并在凹陷的互连层104上形成覆盖图案106c、126a、126b、136c中的至少一个，在对imd部分101进行蚀刻工艺时，互连层104(例如，边缘部分132)可以被覆盖图案106c、126a、126b、136c中的至少一个保护而免受蚀刻损伤。因此，可以防止或减少互连层104的损失(例如，铜损失)。

图27至图29示出可采用根据本发明构思的某些示例实施方式的一个或多个半导体器件的示例电子装置。

图27示出平板pc1200，图28示出笔记本计算机1300，图29示出智能电话1400。根据本发明构思的某些实施方式的在这里描述的半导体器件中的至少一个可以用于形成平板pc1200、笔记本计算机1300和智能电话1400等。

对于本领域技术人员显然的，根据本发明构思的某些实施方式的半导体器件也可以应用于没有在这里示出的其它ic装置。在上述的实施方式中，仅平板pc1200、笔记本计算机1300和智能电话1400被例示为应用根据本发明构思的实施方式的半导体器件的装置，但是本发明构思的各方面不限于此。在本发明构思的某些实施方式中，半导体器件可以实施为计算机、超级移动个人计算机(umpc)、工作站、上网本、个人数字助理(pda)、便携式计算机、网络平板、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(pmp)、便携式游戏机、导航装置、黑匣子、数字照相机、三维(3d)电视机、数字录音机、数字音频播放器、数字图像记录器、数字图像播放器、数字录像机或数字视频播放器等。

尽管已经参照其示例实施方式具体示出和描述了本发明构思，但是本领域普通技术人员将理解，可以在其中进行形式和细节上的各种变化，而没有脱离本公开的精神和范围，本公开的范围由权利要求限定。

本申请要求于2015年12月3日在韩国知识产权局提交的韩国专利申请第10-2015-0171797号以及于2016年2月5日在韩国知识产权局提交的韩国专利申请第10-2016-0015165号的优先权，它们的公开内容通过引用整体结合于此。