半导体器件和方法与流程
本发明实施例涉及半导体器件和方法。
背景技术：
自从发明集成电路(ic)以来，由于各种电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度的不断提高，半导体产业已经经历了快速增长。在大多数情况下，集成密度的这种改进来自最小部件尺寸的不断减小，这允许将更多的组件集成到给定区域内。
然而，仅减小晶体管、二极管、电阻器、电容器等的最小部件尺寸仅仅是在试图减小半导体器件的整体尺寸中的可以被改进的一个方面。目前回顾的其他方面包括半导体器件的其他方面。正在研究在这些其他结构上的改进以减小尺寸。
技术实现要素：
根据本发明的一些实施例，提供了一种半导体器件，包括：第一再分布层，位于衬底上方；保护层，位于所述第一再分布层上方，所述保护层包括第一材料；第一导电材料，延伸穿过所述保护层中的第一开口以制造与所述第一再分布层的电连接，所述第一导电材料在所述保护层上方具有小于3μm的第一厚度；以及支撑结构，位于所述第一导电材料和所述第一再分布层之间，其中，所述支撑结构包括所述第一材料并且在顶视图中位于所述第一导电材料的中心。
根据本发明的另一些实施例，还提供了一种制造半导体器件的方法，所述方法包括：在再分布层上方沉积介电层，所述介电层包括第一介电材料；形成穿过所述介电层的至少一个开口，其中，形成所述至少一个开口留下了位于所述至少一个开口的分离部分之间的所述第一介电材料的支撑结构；以及在所述至少一个开口中沉积导电材料并且所述导电材料也至少部分地位于所述介电层上方，其中，沉积所述导电材料在所述介电层上方将所述导电材料沉积至不大于3μm的厚度。
根据本发明的又一些实施例，还提供了一种制造半导体器件的方法，所述方法包括：在介电层上方沉积晶种层，其中，所述晶种层的第一部分在第一点处与再分布层物理接触，所述晶种层的第二部分在第二点处与所述再分布层物理接触，所述第二点与所述第一点电连接，并且所述介电层的第三部分位于所述第一点和所述第二点之间；在所述晶种层上方应用并图案化光刻胶；以及在所述光刻胶内的所述晶种层上镀导电材料，其中，在镀的所述导电材料的一端处，所述导电材料和所述晶种层在所述介电层上方具有小于3μm的组合厚度。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。
图1示出了根据一些实施例的位于再分布层上方的聚合物层的形成。
图2示出了根据一些实施例的晶种层的形成。
图3a至图3c示出了根据一些实施例的第一导电元件的形成。
图4示出了根据一些实施例的光刻胶的去除。
图5示出了根据一些实施例的测试。
图6示出了根据一些实施例的覆盖层的去除。
图7至图9示出了根据一些实施例的集成扇出结构的形成。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为了便于描述，在此可以使用诸如“在…下方”、“在…下面”、“下”、“在…之上”、“上”等空间相对术语以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且在此使用的空间相对描述符可以同样地作出相应的解释。
现参照图1，示出具有衬底101、位于衬底101上的有源器件103、位于有源器件103上方的层间介电(ild)层105和位于ild层105上方的金属化层107的半导体器件100。衬底101可以是基本导电的或具有小于103欧姆-米的电阻的半导电的并且可以包括掺杂或未掺杂的块状硅或绝缘体上硅(soi)衬底的有源层。通常，soi衬底包括诸如硅、锗、硅锗、soi、绝缘体上硅锗(sgoi)或它们的组合的半导体材料层。可以使用包括多层衬底、梯度衬底或混合取向衬底的其他衬底。此外，在工艺中这个点处的衬底101可以是将在稍后步骤中分割的半导体晶圆(未在图1中示出半导体晶圆的完整晶圆)的部分。
图1中表示的有源器件103是单个晶体管。然而，本领域中的普通技术人员将意识到，诸如电容器、电阻器、电感器等的多种有源器件可以用于生成设计为用于半导体器件100的所期望的结构和功能需求。可使用任何合适的方法在衬底101的表面内或上形成有源器件103。
ild层105可包括诸如硼磷硅酸盐玻璃(bpsg)的材料，但是可以使用任何合适的电介质。可以使用诸如pecvd的工艺形成ild层105，但是可以可选地使用诸如lpcvd的其他工艺。ild层105可以形成为具有介于约
金属化层107可形成在衬底101、有源器件103和ild层105上方并且设计为连接各个有源器件103以形成功能电路。当在图1中示出为两层时，金属化层107由介电材料和导电材料的交替层形成并且可以通过任何合适的工艺(诸如沉积、镶嵌、双镶嵌等)形成。在实施例中，存在通过ild层105与衬底101分离的四个金属化层，但是金属化层107的精确数目取决于半导体器件100的设计。
在金属化层107的顶部处，存在通过顶部介电层111围绕的顶部金属层109。在实施例中，顶部金属层109包括形成在顶部介电层111内的诸如铜或其他合适的导体的导电材料，顶部介电层111可以是诸如低k介电材料的任何合适的电介质。可首先在金属化层107的剩余部分上方形成顶部介电层111并且然后使用例如镶嵌或双镶嵌工艺在顶部介电层111内形成顶部金属层109，但是可以使用任何合适的工艺或材料。
可在衬底101上且在金属化层107(并且在金属化层107内的顶部金属层109和顶部介电层111)上方形成第一钝化层113。第一钝化层113可以由诸如氧化硅、氮化硅、诸如碳掺杂的氧化物的低k电介质、诸如多孔碳掺杂的二氧化硅的极低k电介质、这些的组合等的一种或多种合适的介电材料制成。可以通过诸如化学汽相沉积(cvd)的工艺形成第一钝化层113，但是可以利用任何合适的工艺，并且第一钝化层113可以具有介于约
在特定实施例中，第一钝化层113可以形成为具有氮化硅层、未掺杂的硅酸盐玻璃(usg)层和另一氮化硅层的复合层。在这样的实施例中，第一氮化硅层可以是
在已经形成第一钝化层113之后，可以通过去除第一钝化层113的部分来制成穿过第一钝化层113的开口以暴露顶部金属层109的至少一部分。第一开口115允许顶部金属层109和第一再分布层117之间接触。可使用合适的光刻掩模和蚀刻工艺形成第一开口115，但是可以使用用于暴露顶部金属层109的部分的任何合适的工艺，并且第一开口115可以形成为具有介于约1.5μm和约20μm(诸如约2.7μm)之间的第一宽度w1。
一旦已经制成第一开口115，可形成第一再分布层117。第一再分布层117可包括铝，但是可以可选地使用诸如铜的其他材料。第一再分布层117的形成方法如下：使用诸如溅射的沉积工艺以形成材料层(未在图1中单独示出)并且然后通过合适的工艺(诸如光刻掩蔽和蚀刻)去除材料层的部分以形成第一再分布层117。然而，可以利用任何其他合适的工艺来形成第一再分布层117。第一再分布层117可以形成为在第一钝化层113上方具有介于约
第一再分布层117也可以形成为具有诸如接合焊盘部分的第一部分，其延伸穿过第一钝化层113的第一开口115以制造与下面的顶部金属层109的电连接，从而提供至顶部金属层109的电连接以及提供用于连接至上面的导电结构的接合焊盘区。在实施例中，第一部分可以形成为具有介于约30μm和约80μm之间(诸如约60μm)的第二宽度w2。
此外，可在第一钝化层113上方形成第一再分布层117的第二部分。在实施例中，第一再分布层117的第二部分可用于提供电信号的路由和再分布，并且可以形成为具有介于约1μm和约20μm(诸如3μm)之间的第三宽度w3。然而，可使用用于第一再分布层117的第一部分和第二部分的任何合适的尺寸。
图1额外地示出在第一再分布层117和第一钝化层113上方形成与第一再分布层117和第一钝化层113直接物理接触的第一聚合物层121(或保护层)。在实施例中，使用诸如旋涂、层压等工艺由诸如聚酰亚胺、聚苯并恶唑(pbo)、苯并环丁烯(bcb)等的聚合物形成第一聚合物层121。第一聚合物层121可以形成为在第一钝化层113上方具有介于约1μm和约7μm之间(诸如约4μm)的第三厚度t3。
在实施例中，在形成第一再分布层117之后并且在将第一再分布层117暴露于诸如包括氧气的环境空气的反应空气之前，原位形成第一聚合物层121。通过原位形成第一聚合物层121并且在暴露于活性空气之前，需要分离第一钝化层117上方的钝化层以在工艺之间保护第一再分布层117不被去除。这样，可以从工艺中去除不必要的钝化层使得器件更薄且更小并且使得制造工艺更有效。
在已经形成第一聚合物层121之后，可以通过去除第一聚合物层121的部分来制成穿过第一聚合物层121的一个或多个第二开口123以暴露第一再分布层117的一部分或多个部分。第二开口123允许第一再分布层117和第一导电元件301(称为通孔0，未在图1中示出，但是下文中结合图3示出和描述)之间的接触。使用合适的光刻掩模和蚀刻工艺来形成第二开口123，但是可使用用于暴露第一再分布层117的部分的任何合适的工艺。此外，第二开口123可以形成为具有介于约3μm和约20μm之间的第四宽度w4。
在实施例中，第二开口123可以成形从而留下第一聚合物层121的材料的支撑结构125。第一聚合物层121的材料的支撑结构125将为上面的第一导电元件301提供额外的结构支撑(未在图1中示出，但是在下文中结合图3示出和描述)。这样额外的支撑允许形成更薄的第一导电元件301，而没有诸如通常利用较薄的结构形成的凹面的结构复杂性。在实施例中，支撑结构125可以是圆形并且具有第四厚度t4，第四厚度可以是(第一钝化层113上方的第一聚合物层121的)第三厚度和(第一再分布层117的)第二厚度之间的差异，诸如介于约
图2示出通过第二开口123并且与第一再分布层117电连接的第一晶种层201的形成。在实施例中，第一晶种层201是帮助在后续处理步骤期间形成更厚层的导电材料的薄层。第一晶种层201可以包括约
一旦已经形成第一晶种层201，在第一晶种层201上放置第一光刻胶203并且图案化第一光刻胶203以暴露第一晶种层201的期望形成第一导电元件301的位置。在实施例中，可以使用例如旋涂技术在第一晶种层201上将第一光刻胶203放置成介于约3μm和约35μm之间(诸如约11μm)的高度。一旦放置于合适的位置，然后可以通过将第一光刻胶203曝光于图案化的能量源(例如，图案化的光源)以引发化学反应，从而引发曝光于图案化的光源的第一光刻胶203的那些部分的物理变化来图案化第一光刻胶203。根据所期望的图案，然后将显影剂应用于曝光的第一光刻胶203以利用物理变化并且选择性地去除第一光刻胶203的曝光部分或第一光刻胶203的未曝光部分。在实施例中，在第一光刻胶203中形成的图案是用于第一导电元件301的图案。
可选地，如果需要，可将第一光刻胶203图案化成用于第二再分布层305(未在图2中示出，但是下文中结合图3a示出和描述)的图案。这样的图案允许第二再分布层305形成在与第一导电元件301相同的层中。
图3a示出一旦图案化，电镀工艺可用于形成第一导电元件301并且如果需要，可用于形成第二再分布层305。在实施例中，可使用电镀工艺，其中，将第一晶种层201和第一光刻胶203淹没或浸没在电镀液中。第一晶种层201表面电连接至外部dc电源的负极侧，从而使得第一晶种层201在电镀工艺中用作阴极。诸如铜阳极的固体导电阳极也浸没在溶液中并且附接至电源的正极侧。来自阳极的原子溶解在溶液中，例如第一晶种层201的阴极从溶液中获取溶解的原子，从而对第一光刻胶203的开口内的第一晶种层201的暴露导电区域进行镀工艺。
在实施例中，可在第一光刻胶203内形成第一导电元件301，从而使得第一晶种层201和第一导电元件301的组合在第一聚合物层121上方具有介于约2μm和约10μm之间的第五厚度t5。此外，第一导电元件301可以具有介于约30μm和约70μm之间(诸如约50μm)的第六宽度w6。这导致第一导电元件301的悬置部分可具有介于约1μm和约15μm之间(诸如约5μm)的第七宽度w7。然而，可以利用任何合适的尺寸。
图3b示出沿着图3a中的线b-b’的第一导电元件301的顶视图。在这个图中可见，在一些实施例中，支撑结构125可以从第一再分布层117向上延伸并且位于第一导电元件301的中心。这样，在顶视图中的第二开口123将围绕支撑结构125形成圆环形状的开口。在支撑结构125具有第五宽度w5并且第二开口123具有第四宽度w4的实施例中，第二开口123将具有介于约942μm2(当第四宽度w4是10μm并且第五宽度w5是10μm时)和约1177.5μm2(当第四宽度w4是15μm并且第五宽度w5是10μm时)之间的面积(在图3b的顶视图中)。这样，具有支撑结构125的圆环沟槽形状的使用实际上将具有与下面的第一再分布层117接触的较大的面积。
随着第一导电元件301的形成，通过在适当的地方形成支撑结构125以为第一导电元件301提供额外的支撑，当第一导电元件301具有较薄的结构时，可以避免通常会发生的一些缺陷。例如，当其他结构可能需要23μm或更大的厚度以避免凹面时，来自支撑结构125的额外的支撑可帮助减少或消除出现的凹面，凹面在上文中讨论的期望的厚度处具有不利的影响，并且镀工艺可形成凸面。第一导电元件301的削薄将有助于避免缺陷，同时减少材料成本。
图3c示出在另一实施例中的第一导电元件301的顶视图，其利用第二开口123的多个(其中，一旦填充有导电材料，形成多个通孔)以提供期望的连接，同时该结构的剩余部分提供额外的期望的支撑。在实施例中，同时示出存在四个第二开口123，第二开口123的数目可以是两个第二开口123或更多，诸如三个第二开口123、四个第二开口123(如图所示)、五个第二开口123、六个第二开口123等。可以利用第二开口123的任何合适的数目以提供期望的电连接，同时仍保留期望的支撑结构。
在这个实施例中，第二开口123的每个可具有介于约3μm和约20μm之间(诸如约10μm)的第八宽度w8。此外，在存在四个第二开口123(如图3c所示)的实施例中，第二开口123的面积(并且第二开口123内有导电材料)是每个单独的第二开口123的面积的四倍，诸如介于约28.26μm2和约1256μm2之间(诸如约314μm2)。在实施例中，第二开口123可以以围绕第一导电元件301的中心的圆形方式布置并且可以以约6μm和约40μm之间(诸如约20μm)的第一间距p1彼此间隔开。
此外，在这个实施例中，支撑结构125是没有通过第二开口123的形成去除的保留在第一聚合物层121的顶面下方的第一聚合物层121的部分。这样，支撑结构位于第二开口123之间的区域。然而，可以利用第二开口123和支撑结构125之间的任何合适的布置。
现在转向图3a，一旦已经形成第一导电元件301，可在第一导电元件301上方形成覆盖层303以在诸如测试的后续工艺期间为第一导电元件301提供一些保护。在实施例中，覆盖层303可以是使用诸如焊料镀的工艺形成的具有介于约1μm和约5μm(诸如约2μm)之间的第六厚度t6的焊帽。然而，可以利用任何合适的厚度。
图4示出第一光刻胶203的去除。一旦已经使用第一光刻胶203和第一晶种层201形成第一导电元件301，则可使用合适的去除工艺去除第一光刻胶203。在实施例中，可以使用等离子体灰化工艺去除第一光刻胶203，由此，可以增加第一光刻胶203的温度直到第一光刻胶203经历热分解并且可以被去除。然而，可以可选地利用诸如湿剥离的任何其他合适的工艺。第一光刻胶203的去除可以暴露下面的第一晶种层201的部分。
在第一光刻胶203的去除暴露了下面的第一晶种层201之后，去除这些部分。在实施例中，可通过例如湿蚀刻或干蚀刻工艺去除第一晶种层201的暴露部分(例如，未被第一导电元件301覆盖的那些部分)。例如，在干蚀刻工艺中，可使用第一导电元件301作为掩模，将反应剂导向第一晶种层201。可选地，蚀刻剂可以喷涂或以其他方式放置为与第一晶种层201接触以去除第一晶种层201的暴露部分。
图5示出在这个阶段可以实施的电路探针(cp)测试以检查缺陷器件。在电路探针测试的实施例中，一个或多个探针(在图5中通过标号为501的三角形表示)电连接至第一导电元件301，同时通过覆盖层303保护第一导电元件301并且将信号传送至第一导电元件301。没有出现凹面(如果支撑结构125存在，那么将存在凹面)，就不存在用cp测试出来的可登记为缺陷的额外的问题。如果不存在其他显著缺陷，探针将接收预定输出，并且可以识别缺陷结构。一旦识别，可在进一步处理之前去除缺陷结构以使整个过程更高效。
图6示出在电路探针测试之后，覆盖层303的去除。在实施例中，可使用一种或多种蚀刻工艺以去除覆盖层303，该工艺将选择性地去除覆盖层303，同时不去除或仅轻微地去除第一导电元件301。例如，可利用湿蚀刻或干蚀刻选择性地去除覆盖层303并且暴露第一导电元件301。然而，可以利用去除覆盖层303的任何合适的方法。
一旦已经去除覆盖层303，可实施该结构的分割。在实施例中，可以通过使用激光或锯片(未示出)来切割穿过围绕半导体器件100的结构来实施分割，从而使一部分与其他部分分离以形成半导体器件100。然而，本领域普通技术人员将意识到，利用锯片分割半导体器件100仅仅是一个示例性实施例并不旨在限制。可以可选地利用诸如利用一次或多次蚀刻以分离半导体器件100的用于分割半导体器件100的可选方法。可以可选地利用这些方法和任何其他合适的方法以分割半导体器件100。
通过使第一导电元件301更薄，可减小半导体器件100的整体高度。例如，在第一导电元件301具有位于第一聚合物层121上方的第五厚度t5的实施例中，半导体器件100可具有介于约50μm和约300μm(诸如约200μm)的第一高度h1。然而，可以利用任何合适的厚度。
图7示出在集成扇出(info)封装件内利用半导体器件100的实施例的开始。在这个实施例中，在第一载体衬底701上方放置粘合层703、聚合物层705和第二晶种层707。例如，第一载体衬底701包括诸如玻璃或氧化硅的硅基材料或诸如氧化铝的其他材料、这些材料的任何组合等。第一载体衬底701是平坦的以适合于多个半导体器件100的附接。
粘合层703放置在第一载体衬底701上以帮助粘合上面的结构(例如，聚合物层705)。在实施例中，粘合层703可包括紫外胶，当其暴露于紫外线光时，紫外胶失去其粘接性能。然而，也可以使用诸如压敏粘合剂、辐射可固化粘合剂、环氧树脂、这些的组合等的其他类型的粘合剂。可以以半液体或凝胶的形式在第一载体衬底701上放置粘合层703，其在压力下容易变形。
聚合物层705可以放置在粘合层703上方并且一旦已经附接半导体器件100，其可以用于为例如半导体器件100提供保护。在实施例中，聚合物层705可以是诸如聚苯并恶唑(pbo，诸如材料hd8820)的正性(positivetone)材料，但是也可以利用诸如聚酰亚胺或聚酰亚胺的衍生物的任何合适的材料。可以使用例如旋涂工艺将聚合物层705放置成介于约0.5μm和约10μm之间(诸如约5μm)的厚度，但是可以利用任何合适的方法和厚度。
在聚合物层705上方形成第二晶种层707。在实施例中，第二晶种层707是帮助在后续处理步骤期间形成更厚层的导电材料的薄层。第二晶种层707可以包括约
一旦已经形成第二晶种层707，可在第二晶种层707上方放置并图案化第二光刻胶(未示出)。在实施例中，可使用例如旋涂技术在第二晶种层707上将第二光刻胶放置成介于约80μm和约320μm之间(诸如约240μm)的高度。一旦放置，然后可以通过将第二光刻胶曝光于图案化的能量源(例如，图案化的光源)以引发化学反应，从而引发曝光于图案化的光源的第二光刻胶的那些部分的物理变化来图案化第二光刻胶。根据所期望的图案，然后将显影剂应用于曝光的第二光刻胶以利用物理变化并且选择性地去除第二光刻胶的曝光部分或第二光刻胶的未曝光部分。
在实施例中，在第二光刻胶中形成的图案是用于通孔711的图案。以使得通孔711将位于后续附接的器件(诸如半导体器件100)的不同侧上的布置来形成通孔711。然而，可以利用通孔711的图案的任何合适的布置，诸如定位为使得半导体器件100放置在通孔711的相对两侧上。
在实施例中，在第二光刻胶内形成通孔711，其中，通孔711包括诸如铜、焊料、钨、其他导电金属等的一种或多种导电材料，并且可以通过例如电镀、化学镀等形成。在实施例中，可使用电镀工艺，其中，第二晶种层707和第二光刻胶淹没或浸没在电镀液中。第二晶种层707的表面电连接至外部dc电源的负极侧，从而使得第二晶种层707在电镀工艺中用作阴极。诸如铜阳极的固体导电阳极也浸没在溶液中并且附接至电源的正极侧。来自阳极的原子溶解在溶液中，例如第二晶种层707的阴极从溶液中获取溶解的原子，从而对第二光刻胶的开口内的第二晶种层707的暴露导电区域进行镀工艺。
一旦已经使用第二光刻胶和第二晶种层形成通孔711，可使用合适的去除工艺去除第二光刻胶。在实施例中，可使用等离子体灰化工艺去除第二光刻胶，由此可以增加第二光刻胶的温度直到第二光刻胶经历热分解并且可以被去除。然而，可以可选地利用诸如湿剥离的任何其他合适的工艺。第二光刻胶的去除可以暴露下面的第二晶种层707的部分。
一旦暴露，可以实施第二晶种层707的暴露的部分的去除。在实施例中，可以通过例如湿蚀刻或干蚀刻工艺去除第二晶种层707的暴露的部分(例如，未被通孔711覆盖的这些部分)。例如，在干蚀刻工艺中，使用通孔711作为掩模，可以将反应剂导向第二晶种层707。在另一实施例中，蚀刻剂可以喷涂或以其他方式放置为与第二晶种层707接触以去除第二晶种层707的暴露的部分。在已经蚀刻掉第二晶种层707的暴露的部分之后，聚合物层705的一部分暴露于通孔711之间。
图7也示出了将半导体器件100放置于通孔711之间的聚合物层705上。在实施例中，可在半导体器件100上放置管芯附接膜(daf)(未示出)以帮助将第一半导体器件100附接至聚合物层705。在实施例中，管芯附接膜是环氧树脂、酚醛树脂、丙烯酸橡胶、硅胶填料或它们的组合，并且使用层压技术来施加。然而，可以可选地利用任何其他合适的可选材料和形成方法。在实施例中，可以使用例如拾取和放置工艺将半导体器件100放置到聚合物层705上。然而，也可以利用放置半导体器件100的任何其他方法。
图8示出通孔711和半导体器件100的封装。可以在模制器件(未在图8中示出)中实施封装，模制器件可以包括顶部模制部分和与顶部模制部分分离的底部模制部分。当顶部模制部分降低至与底部模制部分相邻时，可形成用于第一载体衬底701、通孔111和半导体器件100的模腔。
在封装工艺期间，可以将顶部模制部分放置为与底部模制部分相邻，从而将第一载体衬底701、通孔111、半导体器件100封闭在模腔内。一旦封闭，顶部模制部分和底部模制部分可以形成气密密封以控制气体从模腔的流入和流出。一旦密封，密封剂801可以放置在模腔内。密封剂801可以是诸如聚酰亚胺、pps、peek、pes、耐热晶体树脂，它们的组合等的模塑料树脂。可以在顶部模制部分和底部模制部分对准之前，将密封剂801放置于模腔内，或者可以通过注入端口将密封剂801注入模腔。
一旦已经将密封剂801放置于模腔内，从而使得密封剂801密封第一载体衬底701、通孔111和半导体器件100，则可以固化密封剂801以硬化密封剂801，从而用于最佳保护。虽然精确的固化工艺至少部分取决于选择用于密封剂801的特定材料，在将模塑料选择作为密封剂801的实施例中，可以通过诸如将密封剂801加热至约100℃至约130℃之间(诸如约125℃)的温度，并且持续约60秒至约3000秒(诸如约600秒)的工艺进行这种固化。此外，引发剂和/或催化剂可以包括在密封剂801内以更好的控制固化工艺。
然而，本领域普通技术人员将意识到，上述固化工艺仅仅是示例性工艺并且不旨在限制当前的实施例。可以可选地使用诸如照射或甚至允许密封剂801在环境温度下硬化的其他固化工艺。可以使用任何合适的固化工艺，并且所有这些工艺预期完全包括在本文所讨论的实施例的范围内。
图8也示出密封剂801的削薄以暴露通孔711和半导体器件100，从而用于进一步处理。例如，可使用机械研磨或化学机械抛光(cmp)工艺实施削薄，通过利用化学蚀刻剂和研磨剂以反应和研磨掉密封剂801直到暴露通孔711和第一导电元件301(位于半导体器件100上)。这样，半导体器件100和通孔711可以具有与密封剂801在同一平面上的平坦的表面。
然而，虽然上述的cmp工艺表现为一个示例性实施例，但是其不旨在限制该实施例。可以可选地使用任何其他合适的去除工艺以削薄密封剂801、半导体器件100并且暴露通孔711。例如，可以利用一系列化学蚀刻。可以可选地利用该工艺和任何其他合适的工艺以削薄密封剂801，并且所有这样的工艺旨在完全包括在实施例的范围内。
图9示出了第三再分布层(rdl)901的形成以互连半导体器件100、通孔711和第一外部连接件902。在实施例中，可以首先通过诸如cvd或溅射的合适的形成工艺形成钛铜合金的晶种层(未示出)来形成第三再分布层901。然后可以形成光刻胶(也未示出)以覆盖晶种层，并且然后图案化光刻胶以暴露晶种层的期望第三再分布层901定位的那些部分。
一旦已形成并图案化光刻胶，可以通过诸如镀的沉积工艺在晶种层上形成诸如铜的导电材料。导电材料可以形成为介于约1μm至约10μm之间(诸如约5μm)的厚度。然而，虽然讨论的材料和方法适用于形成导电材料，但是这些材料仅仅是示例性的。可以可选地使用诸如alcu或au的任何其他合适的材料和诸如cvd或pvd的任何其他合适的形成工艺来形成第三再分布层901。
一旦已经形成导电材料，可以通过诸如灰化的合适的去除工艺去除光刻胶。此外，在去除光刻胶之后，可以通过例如使用导电材料作为掩模的合适的蚀刻工艺去除被光刻胶覆盖的晶种层的那些部分。
图9也示出在第三再分布层901上方形成第二钝化层906以为第三再分布层901和其他下面的结构提供保护和隔离。在实施例中，第二钝化层906可以是聚苯并恶唑(pbo)，但是可以可选地利用诸如聚酰亚胺或聚酰亚胺的衍生物的任何合适的材料。可以使用例如旋涂工艺将第二钝化层906放置为介于约1μm至约25μm之间(诸如约7μm)的厚度，但是可以可选地使用任何合适的方法和厚度。
此外，虽然图9仅示出了单个第三再分布层901和单个第二钝化层906，但这是为了清楚并且不旨在限制实施例。此外，可以重复一次或多次上述形成单个第三再分布层901和单个第二钝化层906的工艺以根据期望形成多个第三再分布层901和多个第二钝化层906。可以利用任何合适数目的第三再分布层901。
图9额外地示出第一外部连接件902和凸块下金属(未单独示出)的形成以与第三再分布层901电接触。在实施例中，凸块下金属可以包括诸如钛层、铜层和镍层的三层导电材料。然而，本领域普通技术人员将意识到，存在适合于形成凸块下金属的材料和层的许多合适的布置，诸如铬/铬-铜合金/铜/金的布置、钛/钛钨/铜的布置或铜/镍/金的布置。可用于凸块下金属的任何合适的材料或材料层旨在完全包括在本实施例的范围内。
在实施例中，通过在第三再分布层901上方形成与第三再分布层901电连接的各层来创建凸块下金属。使用诸如电化学镀的镀工艺可以实施各层的形成，但是可以依据所期望的材料使用诸如溅射、蒸发或pecvd工艺的其他形成工艺。凸块下金属可形成为介于约0.7μm和约10μm之间(诸如约7μm)的厚度。
在实施例中，第一外部连接件902可以放置在凸块下金属上并且可以是包括诸如焊料的共晶材料的球栅阵列(bga)，但是可以可选地使用任何合适的材料。在第一外部连接件902是焊球的实施例中，可以使用球落的方法(诸如直接球落工艺)来形成第一外部连接件902。可选地，焊球的形成方法如下：首先通过诸如蒸发、电镀、印刷、焊料转移的任何合适的方法形成锡层，并且然后实施回流以将材料成形为期望的凸块形状来形成焊球。一旦已经形成第一外部连接件902，可以实施测试以确保该结构适合于进一步处理。
图9也示出第一载体衬底701与半导体器件100的脱粘。在实施例中，第一外部连接件902，并且因此包括半导体器件100的结构可以附接至环结构(未在图9中单独示出)。环结构601可以是在脱粘工艺期间和之后旨在为该结构提供支撑和稳定性的金属环。在实施例中，例如，使用紫外线胶带(也未在图9中示出)将第一外部连接件902和半导体器件100附接至环结构，但是可以可选地使用任何其他合适的粘合剂或附接件。
一旦第一外部连接件902并且因此，包括半导体器件100的结构附接至环结构，可以使用例如热处理以改变粘合层703的粘合性能从而将第一载体衬底701与包括半导体器件100的结构脱粘。在特定实施例中，利用诸如紫外线(uv)激光、二氧化碳(co2)激光或红外线(ir)激光的能量源来照射和加热粘合层703直到粘合层703失去它的至少一些粘合性能。一旦实施，则第一载体衬底701和粘合层703可以物理分离并且从包括第一外部连接件902和半导体器件100的结构去除。
然而，虽然环结构可以用于支撑第一外部连接件902，这样的描述仅仅是可以使用的一种方法并且不旨在限制本实施例。在另一实施例中，例如，使用第一胶可以将第一外部连接件902附接至第二载体衬底。在实施例中，第二载体衬底类似于第一载体衬底701，但是它也可以是不同的。一旦附接，可照射粘合层703并且可以物理地去除粘合层703和第一载体衬底701。
图9也示出聚合物层705的图案化以暴露通孔711(沿着相关的第二晶种层707)。在实施例中，例如，可以使用激光钻孔方法图案化聚合物层705。在这种方法中，首先在聚合物层705上方沉积诸如光热转换(lthc)层或水溶性保护膜层(在图9中未单独示出)的保护层。一旦保护，将激光导向聚合物层705的期望被去除的部分以暴露下面的通孔711。在激光钻孔工艺期间，钻孔能量可以在从0.1mj至约30mj的范围内，并且相对于聚合物层705的法线的约0度(垂直于聚合物层705)至约85度的钻孔角度。在实施例中，可以实施图案化以在通孔711上方形成开口，开口具有介于约100μm和约300μm之间(诸如约200μm)的宽度。
在另一个实施例中，可以通过首先对聚合物层705应用光刻胶(未单独在图9中示出)并且然后将光刻胶曝光于图案化的能量源(例如，图案化的光源)以引发化学反应，从而引发光刻胶的曝光于图案化的光源的那些部分的物理变化来图案化聚合物层705。根据所期望的图案，然后将显影剂应用于曝光的光刻胶以利用物理变化并且选择性地去除光刻胶的曝光部分或光刻胶的未曝光部分，并且例如，通过干蚀刻工艺去除下面的聚合物层705的暴露部分。然而，可以利用用于图案化聚合物层705的任何其他合适的方法。
图9额外地示出第一封装件900的接合。在实施例中，第一封装件900可以包括封装衬底904、第二半导体器件903、第三半导体器件905(接合至第二半导体器件903)、接触焊盘907、第二密封剂909以及第二外部连接件911。在实施例中，封装衬底904可以是例如包括内部互连件(例如，衬底通孔915)以将第二半导体器件903和第三半导体器件905连接至通孔711的封装衬底。
可选地，封装衬底904可以是用作中间衬底以将第二半导体器件903和第三半导体器件905连接至通孔711的中介层。在这个实施例中，封装衬底904可以是例如掺杂或未掺杂的硅衬底，或者绝缘体上硅(soi)衬底的有源层。然而，封装衬底904也可以是玻璃衬底、陶瓷衬底、聚合物衬底或可以提供合适的保护和/或互连功能的任何其他衬底。这些和任何其他合适的材料可以用于封装衬底904。
第二半导体器件903可以是诸如逻辑管芯、中央处理单元(cpu)管芯、存储器管芯(例如，dram管芯)、它们的组合等的设计为用于预期目的的半导体器件。在实施例中，第二半导体器件903包括期望用于特定功能的诸如晶体管、电容器、电感器、电阻器、第一金属化层(未示出)等的集成电路器件。在实施例中，第二半导体器件903设计和制造为与半导体器件100一起或同时工作。
第三半导体器件905可以类似于第二半导体器件903。例如，第三半导体器件905可以是为预期目的设计的半导体器件(例如，dram管芯)并且包括用于期望功能的集成电路器件。在实施例中，第三半导体器件905设计为与半导体器件100和/或第二半导体器件903一起或同时工作。
第三半导体器件905可以接合至第二半导体器件903。在实施例中，第三半导体器件905可通过诸如使用粘合剂与第二半导体器件903仅物理地接合。在这个实施例中，第三半导体器件905和第二半导体器件903可以使用例如引线接合件电连接至封装衬底904，但是可以可选地利用任何合适的电接合。
可选地，第三半导体器件905可以物理地接合和电接合至第二半导体器件903。在该实施例中，第三半导体器件905可以包括第三外部连接件(在图9中未单独示出)，第三外部连接件与第二半导体器件903上的第四外部连接件(也未在图9中单独示出)连接以将第三半导体器件905与第二半导体器件903互连。
接触焊盘907可以形成在封装衬底904上以在第二半导体器件903和例如第二外部连接件911之间形成电连接。在实施例中，接触焊盘907可以形成于封装衬底904内的电气布线(诸如衬底通孔915)上方并且与电气布线电接触。接触焊盘907可以包括铝，但是可以可选地使用诸如铜的其他材料。接触焊盘907的形成方法可以包括：使用诸如溅射的沉积工艺以形成材料层(未示出)并且然后通过合适的工艺(诸如光刻掩蔽和蚀刻)去除材料层的部分以形成接触焊盘907。然而，可以利用任何其他合适的工艺以形成接触焊盘907。接触焊盘907可以形成为具有介于约0.5μm和约4μm之间(诸如约1.45μm)的厚度。
第二密封剂909可以用于封装和保护第二半导体器件903、第三半导体器件905和封装衬底904。在实施例中，第二密封剂909可以是模塑料并且可以使用模制器件(未在图9中示出)来放置。例如，可以将封装衬底904、第二半导体器件903和第三半导体器件905放置在模制器件的腔内，并且腔可以气密地密封。可以在气密地密封腔之前将第二密封剂909放置在腔内或者可以通过注入端口将第二密封剂909注入腔内。在实施例中，第二密封剂909可以是诸如聚酰亚胺、pps、peek、pes、耐热晶体树脂、这些的组合等的模塑料树脂。
一旦第二密封剂909已经放置在腔内，从而使得第二密封剂909密封围绕封装衬底904、第二半导体器件903和第三半导体器件905的区域，则可以固化第二密封剂909以硬化第二密封剂909，从而用于最佳保护。虽然精确的固化工艺至少部分取决于选择用于第二密封剂909的特定材料，在将模塑料选择作为第二密封剂909的实施例中，可以通过诸如将第二密封剂909加热至约100℃至约130℃之间(诸如约125℃)的温度，并且持续约60秒至约3000秒(诸如约600秒)的工艺进行这种固化。此外，引发剂和/或催化剂可以包括在第二密封剂909内以更好的控制固化工艺。
然而，本领域普通技术人员将意识到，上述固化工艺仅仅是示例性工艺并且不旨在限制当前的实施例。可以可选地使用诸如照射或甚至允许第二密封剂909在环境温度下硬化的其他固化工艺。可以使用任何合适的固化工艺，并且所有这些工艺旨在完全包括在本文所讨论的实施例的范围内。
在实施例中，可以形成第二外部连接件911以提供在封装衬底904和例如通孔711之间的外部连接。第二外部连接件911可以是诸如微凸块或可控塌陷芯片连接(c4)凸块的接触凸块并且可以包括诸如锡的材料、或诸如银或铜的其他合适的材料。在第二外部连接件911是锡焊料凸块的实施例中，首先通过诸如蒸发、电镀、印刷、焊料转移、球放置等任何合适的方法来形成例如厚度为约100μm的锡层来形成第二外部连接件911。一旦已经在结构上形成锡层，实施回流以将材料成形为期望的凸块形状。
一旦已经形成第二外部连接件911，第二外部连接件911与通孔711对准并且放置在通孔111上方，并且实施接合。例如，在第二外部连接件911是焊料凸块的实施例中，接合工艺可以包括回流工艺，由此将第二外部连接件911的温度升高至第二外部连接件911将液化并且流动的点，从而当第二外部连接件911重新固化时，将第一封装件900接合至通孔711。
一旦接合第一封装件900，第一外部连接件902可以与环结构脱粘并且可实施该结构的分割以形成第一集成扇出叠层封装(info-pop)结构。在实施例中，可以通过首先使用例如第二紫外线胶带将第一封装件900接合至第二环结构来使第一外部连接件902从环结构脱粘。一旦接合，可以利用紫外线辐射来照射紫外线胶带以及，一旦紫外线胶带失去其粘合性能，第一外部连接件902可以从环结构物理地分离。
一旦脱粘，实施该结构的分割以形成第一info-pop结构。在实施例中，可以通过使用激光或锯片(未示出)来切割穿过通孔711之间的密封剂801和聚合物层705来实施分离，从而将一部分与另一部分分离以形成具有半导体器件100的第一info-pop结构。然而，本领域普通技术人员将意识到，利用锯片以分割第一info-pop结构仅仅是一个示例性实施例，并且不旨在限制。可以可选地利用用于分割第一info-pop结构的可选方法，诸如利用一次或多次蚀刻以分离第一info-pop结构。可以可选地利用这些方法和任何其他合适的方法以分割第一info-pop结构。
通过将第一导电元件301形成为不大于第五厚度t5并且还通过支撑结构125以防止凹面的形成，可减小制造的结构的整体高度。通过减小整体高度，可形成更小的器件，并且在制造工艺器件可发生更少的缺陷。
根据实施例，提供了一种半导体器件，该半导体器件包括位于衬底上方的第一再分布层。保护层位于第一再分布层上方，保护层包括第一材料，并且第一导电材料延伸穿过保护层中的第一开口以制造与第一再分布层的电连接，第一导电材料具有位于保护层上方的小于约3μm的第一厚度。支撑结构位于第一导电材料和第一再分布层之间，其中，支撑结构包括第一材料并且在顶视图中位于第一导电材料的中心处。
根据另一实施例，提供了制造半导体器件的方法，该方法包括在再分布层上方沉积介电层，该介电层包括第一介电材料。形成穿过介电材料的至少一个开口，其中形成至少一个开口留下位于至少一个开口的分离部分之间的第一介电材料的支撑结构。在至少一个开口中沉积导电材料并且导电材料也至少部分地位于介电层上方，其中在介电层上方将沉积的导电材料沉积为不大于约3μm的厚度的导电材料。
根据又一实施例，提供了制造半导体器件的方法，该方法包括在介电层上方沉积晶种层，其中，晶种层的第一部分在第一点处与再分布层物理接触，晶种层的第二部分在与第一点电连接的第二点处与再分布层物理接触，并且介电层的第三部分位于第一点和第二点之间。在晶种层上应用和图案化光刻胶，并且在光刻胶内的晶种层上镀导电材料，其中在镀的导电材料的一端处，导电材料和晶种层具有位于介电层之上的小于约3μm的组合厚度。
根据本发明的一些实施例，提供了一种半导体器件，包括：第一再分布层，位于衬底上方；保护层，位于所述第一再分布层上方，所述保护层包括第一材料；第一导电材料，延伸穿过所述保护层中的第一开口以制造与所述第一再分布层的电连接，所述第一导电材料在所述保护层上方具有小于3μm的第一厚度；以及支撑结构，位于所述第一导电材料和所述第一再分布层之间，其中，所述支撑结构包括所述第一材料并且在顶视图中位于所述第一导电材料的中心。
在上述半导体器件中，在所述顶视图中，所述第一开口围绕所述支撑结构。
在上述半导体器件中，所述第一导电材料也延伸穿过所述保护层中的第二开口以制造与所述第一再分布层的电连接，所述第二开口不同于所述第一开口。
在上述半导体器件中，所述第一导电材料也延伸穿过所述保护层中的第三开口，所述第三开口不同于所述第一开口和所述第二开口，并且其中，所述第一导电材料也延伸穿过所述保护层中的第四开口，所述第四开口不同于所述第一开口、所述第二开口和所述第三开口。
在上述半导体器件中，还包括位于所述保护层上方的第二再分布层，其中，所述第二再分布层具有第一厚度。
在上述半导体器件中，所述第一导电材料将所述第一再分布层连接至集成扇出结构。
根据本发明的另一些实施例，还提供了一种制造半导体器件的方法，所述方法包括：在再分布层上方沉积介电层，所述介电层包括第一介电材料；形成穿过所述介电层的至少一个开口，其中，形成所述至少一个开口留下了位于所述至少一个开口的分离部分之间的所述第一介电材料的支撑结构；以及在所述至少一个开口中沉积导电材料并且所述导电材料也至少部分地位于所述介电层上方，其中，沉积所述导电材料在所述介电层上方将所述导电材料沉积至不大于3μm的厚度。
在上述方法中，还包括在所述导电材料上方形成覆盖层。
在上述方法中，所述覆盖层包括焊料并且具有小于2μm的厚度。
在上述方法中，还包括：将所述覆盖层连接至测试探针；以及去除所述覆盖层。
在上述方法中，形成所述至少一个开口包括形成围绕所述支撑结构的圆形开口。
在上述方法中，形成所述至少一个开口包括形成两个以上的分离的开口。
在上述方法中，形成所述至少一个开口包括形成四个分离的开口。
在上述方法中，所述四个分离的开口的每个都具有10μm的直径。
根据本发明的又一些实施例，还提供了一种制造半导体器件的方法，所述方法包括：在介电层上方沉积晶种层，其中，所述晶种层的第一部分在第一点处与再分布层物理接触，所述晶种层的第二部分在第二点处与所述再分布层物理接触，所述第二点与所述第一点电连接，并且所述介电层的第三部分位于所述第一点和所述第二点之间；在所述晶种层上方应用并图案化光刻胶；以及在所述光刻胶内的所述晶种层上镀导电材料，其中，在镀的所述导电材料的一端处，所述导电材料和所述晶种层在所述介电层上方具有小于3μm的组合厚度。
在上述方法中，还包括在所述光刻胶内且在所述导电材料上镀焊帽层。
在上述方法中，还包括：在镀所述焊帽层之后测试所述半导体器件；以及在测试所述半导体器件之后，去除所述焊帽层。
在上述方法中，所述第一点和所述第二点是位于圆形沟槽内的点。
在上述方法中，所述第一点位于第一开口中并且所述第二点位于第二开口中，所述第二开口不同于所述第一开口。
20.根据权利要求15所述的方法，其中，镀所述导电材料形成了外部连接件和再分布层，其中，所述再分布层在所述介电层之上延伸与所述外部连接件相同的距离。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。
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