一种深N阱隔离测试结构的制作方法

本实用新型属于半导体制造领域，涉及一种深N阱隔离测试结构。

背景技术：

互补金属氧化物半导体(Complementary Metal Oxide Semiconductor，CMOS)是电压控制的一种放大器件，是组成CMOS数字集成电路的基本单元。CMOS由PMOS管和NMOS管共同构成，它的特点是低功耗。由于CMOS中一对MOS组成的门电路在瞬间要么PMOS导通、要么NMOS导通、要么都截至，比线性的三极管(BJT)效率要高得多，因此功耗很低。相对于其他逻辑系列，CMOS逻辑电路具有以下优点：1、允许的电源电压范围宽，方便电源电路的设计；2、逻辑摆幅大，使电路抗干扰能力强；3、静态功耗低；4、隔离栅结构使CMOS器件的输入电阻极大，从而使CMOS期间驱动同类逻辑门的能力比其他系列强得多。

深N阱(Deep N-Well，DNW)隔离结构被广泛应用在CMOS工艺制程中，主要是用DNW来隔离DNW里面的P阱(P-Well，PW)和P型衬底(Psub)，使衬底耦合噪声更小。

如图1所示，显示为目前DNW与DNW的隔离测试结构的剖面图，其主要是通过探测两块DNW包着的PW之间的漏电(如图1中虚线所示)，来侦测两块DNW区域之前的隔离是否失效。

然而，由从实际的产品版图可以得知，DNW包围PW时经常结合N阱(N-Well，NW)横向的隔离，即PW底部由DNW与Psub隔离开，PW水平方向会由NW隔离。所以DNW与DNW的隔离在两个区域时要考虑NW和NW之间的隔离。NW和NW之间的隔离对两块DNW区域隔离也是尤为重要。

因此，如何提供一种新的深N阱隔离测试结构，以避免由于两块NW之间缺陷造成两个DNW区域之间的隔离失效而没有被侦测出来，成为本领域技术人员亟待解决的一个重要技术问题。

技术实现要素：

鉴于以上所述现有技术的缺点，本实用新型的目的在于提供一种深N阱隔离测试结构，用于解决现有技术中无法全面侦测两个DNW区域之间的隔离效果的问题。

为实现上述目的及其他相关目的，本实用新型提供一种深N阱隔离测试结构，所述深N阱隔离测试结构包括P型衬底及形成于所述P型衬底中的第一深N阱、第二深N阱、第一N阱、第二N阱、第一P阱、第二P阱；其中：

所述第一P阱与第二P阱分离设置，所述第一N阱与第二N阱分离设置；且所述第一P阱、第二P阱的侧面靠下部分分别被所述第一N阱、第二N阱所包围；

所述第一深N阱、第二深N阱分别形成于所述第一P阱、第二P阱下方，且所述第一深N阱、第二深N阱的边缘部分分别与所述第一N阱、第二N阱连接；

所述第一P阱、第二P阱分别通过相应的引出部与第一测试焊盘、第二测试焊盘连接；

所述第一N阱、第二N阱分别通过相应的引出部与第三测试焊盘、第四测试焊盘连接。

可选地，所述第一P阱、第二P阱、第一N阱、第二N阱的引出部分别包括形成于所述P型衬底上部的第一P型重掺杂层、第二P型重掺杂层、第一N型重掺杂层、第二N型重掺杂层。

可选地，所述第一P型重掺杂层、第二P型重掺杂层、第一N型重掺杂层、第二N型重掺杂层之间通过形成于所述P型衬底中的浅沟槽隔离结构隔离。

可选地，所述第一P型重掺杂层、第二P型重掺杂层、第一N型重掺杂层、第二N型重掺杂层分别通过第一导电线、第二导电线、第三导电线、第四导电线与所述第一测试焊盘、第二测试焊盘、第三测试焊盘、第四测试焊盘连接。

可选地，所述第一N阱、第二N阱之间形成有P型掺杂区域。

可选地，所述第一P阱、第二P阱、第一深N阱、第二深N阱的横截面均为矩形，所述第一N阱、第二N阱的横截面均为矩形环。

可选地，所述第一测试焊盘、第二测试焊盘、第三测试焊盘、第四测试焊盘的横截面为圆形或矩形。

如上所述，本实用新型的深N阱隔离测试结构，具有以下有益效果：本实用新型的深N阱隔离测试结构通过引入N型重掺杂区域连接N阱，并增加用于测试两个深N阱区域之间一对N阱之间隔离效果的测试焊盘，避免了由于两块NW之间缺陷造成两个DNW区域之间的隔离失效被忽视的问题，从而能够更为全面地侦测两块深N阱之间区域的隔离效果。本实用新型的深N阱隔离测试结构适用于逻辑制程DNW隔离的相关测试结构。

附图说明

图1显示为现有技术中的深N阱隔离测试结构的剖视图。

图2显示为本实用新型的深N阱隔离测试结构的剖视图。

图3显示为本实用新型的深N阱隔离测试结构的漏电原理图。

图4显示为本实用新型的深N阱隔离测试结构的平面布局图。

元件标号说明

1 P型衬底

2 第一深N阱

3 第二深N阱

4 第一N阱

5 第二N阱

6 第一P阱

7 第二P阱

8 第一测试焊盘

9 第二测试焊盘

10 第三测试焊盘

11 第四测试焊盘

12 第一P型重掺杂层

13 第二P型重掺杂层

14 第一N型重掺杂层

15 第二N型重掺杂层

16 浅沟槽隔离结构

17 P型掺杂区域

18 第一导电线

19 第二导电线

20 第三导电线

21 第四导电线

具体实施方式

以下由特定的具体实施例说明本实用新型的实施方式，熟悉此技术的人士可由本说明书所揭露的内容轻易地了解本实用新型的其他优点及功效。

请参阅图2至图4。须知，本说明书所附图式所绘示的结构、比例、大小等，均仅用以配合说明书所揭示的内容，以供熟悉此技术的人士了解与阅读，并非用以限定本实用新型可实施的限定条件，故不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本实用新型所能产生的功效及所能达成的目的下，均应仍落在本实用新型所揭示的技术内容得能涵盖的范围内。同时，本说明书中所引用的如“上”、“下”、“左”、 “右”、“中间”及“一”等的用语，亦仅为便于叙述的明了，而非用以限定本实用新型可实施的范围，其相对关系的改变或调整，在无实质变更技术内容下，当亦视为本实用新型可实施的范畴。

本实用新型提供一种深N阱隔离测试结构，请参阅图2，显示为所述深N阱隔离测试结构的剖视图，包括P型衬底1及形成于所述P型衬底1中的第一深N阱2、第二深N阱3、第一N阱4、第二N阱5、第一P阱6、第二P阱7；其中：

所述第一P阱6与第二P阱7分离设置，所述第一N阱4与第二N阱5分离设置；且所述第一P阱6、第二P阱7的侧面靠下部分分别被所述第一N阱4、第二N阱5所包围；

所述第一深N阱2、第二深N阱3分别形成于所述第一P阱6、第二P阱7下方，且所述第一深N阱2、第二深N阱3的边缘部分分别与所述第一N阱4、第二N阱5连接；

所述第一P阱6、第二P阱7分别通过相应的引出部与第一测试焊盘8、第二测试焊盘9连接；

所述第一N阱4、第二N阱5分别通过相应的引出部与第三测试焊盘10、第四测试焊盘11连接。

作为示例，所述P型衬底1的材料包括但不限于硅、锗、锗硅、III-V族化合物等常规半导体衬底。

作为示例，所述第一P阱6、第二P阱7、第一N阱8、第二N阱9的引出部分别包括形成于所述P型衬底1上部的第一P型重掺杂层12、第二P型重掺杂层13、第一N型重掺杂层14、第二N型重掺杂层15。所述第一P型重掺杂层12、第二P型重掺杂层13、第一N型重掺杂层14、第二N型重掺杂层15可通过离子注入法得到。

作为示例，所述第一P型重掺杂层12、第二P型重掺杂层13、第一N型重掺杂层14、第二N型重掺杂层15之间通过形成于所述P型衬底1中的浅沟槽隔离结构16隔离。浅沟槽隔离(shallow trench isolation，STI)技术的基本流程包括：先淀积氮化硅，然后在隔离区腐蚀出一定深度的沟槽，再进行侧墙氧化，用CVD法在沟槽中淀积SiO₂，最后通过CMP法平坦化，形成沟槽隔离区和有源区。

作为示例，所述第一P型重掺杂层12、第二P型重掺杂层13、第一N型重掺杂层14、第二N型重掺杂层15分别通过第一导电线18、第二导电线19、第三导电线20、第四导电线21与所述第一测试焊盘8、第二测试焊盘9、第三测试焊盘10、第四测试焊盘11连接。所述第一导电线18、第二导电线19、第三导电线20、第四导电线21的材料包括但不限于Ag、Cu、Au、Fe等电的良导体。

作为示例，所述第一N阱4、第二N阱5之间形成有P型掺杂区域17。所述P型掺杂区 域17可与所述第一、第二P阱同时形成。

请参阅图3，显示为本实用新型的深N阱隔离测试结构的漏电原理图，其中两根虚线分别示意了两条漏电路径。相对于传统的深N阱隔离测试结构，本实用新型的深N阱隔离测试结构增加了额外的测试回路(如图3中虚线框所示)，除了可以通过所述第一测试焊盘8、第二测试焊盘9测试两块深N阱之间(DNW to DNW)的漏电，还可以通过所述第三测试焊盘10、第四测试焊盘11测试两个深N阱区域之间一对N阱之间(NW to NW)的漏电，避免了由于两块NW之间缺陷造成两个DNW区域之间的隔离失效被忽视的问题，从而能够更为全面地侦测两块深N阱之间区域的隔离效果。

请参阅图3，显示为本实用新型的深N阱隔离测试结构的一种平面布局图。需要指出的是，为了图示的方便，图3中仅示出了第一P阱6、第二P阱7、第一深N阱2、第二深N阱3、第一N阱4、第二N阱5在P型衬底1中的相对位置，而未示出浅沟槽隔离结构、第一、第二P型重掺杂区、第一、第二N型重掺杂区等的相对位置。

作为示例，所述第一P阱6、第二P阱7、第一深N阱2、第二深N阱3的横截面均为矩形，所述第一N阱4、第二N阱5的横截面均为矩形环。

当然，在其它实施例中，所述第一P阱6、第二P阱7、第一深N阱2、第二深N阱3、所述第一N阱4、第二N阱5的横截面也可以为其它形状，或根据工艺条件进行调整，此处不应过分限制本实用新型的保护范围。

作为示例，所述第一测试焊盘8、第二测试焊盘9、第三测试焊盘10、第四测试焊盘11的横截面包括但不限于圆形或矩形。

需要指出的是，图4中所示的为所述第三测试焊盘10、第四测试焊盘11分别与所述第一N阱4、第二N阱5的相对外侧区域连接的情形，然而在其它实施例中，所述第三测试焊盘10、第四测试焊盘11也可以分别与所述第一N阱4、第二N阱5的相对内侧区域连接。并且图4中所示的为所述第一测试焊盘8、第二测试焊盘9、第三测试焊盘10、第四测试焊盘11为长条状，并分别延伸到所述第一P阱6、第二P阱7、第一N阱4、第二N阱5的相应引出部区域，然而在其它实施例中，所述第一测试焊盘8、第二测试焊盘9、第三测试焊盘10、第四测试焊盘11也可以设置于所述第一N阱4、第二N阱5区域以外，并分别通过金属导电线与所述第一P阱6、第二P阱7、所述第一N阱4、第二N阱5的相应引出部区域连接。

综上所述，本实用新型的深N阱隔离测试结构通过引入N型重掺杂区域连接N阱，并增加用于测试两个深N阱区域之间一对N阱之间隔离效果的测试焊盘，避免了由于两块NW之间缺陷造成两个DNW区域之间的隔离失效被忽视的问题，从而能够更为全面地侦测两块深N阱 之间区域的隔离效果。所以，本实用新型有效克服了现有技术中的种种缺点而具高度产业利用价值。

上述实施例仅例示性说明本实用新型的原理及其功效，而非用于限制本实用新型。任何熟悉此技术的人士皆可在不违背本实用新型的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本实用新型所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本实用新型的权利要求所涵盖。