一种标准CMOS工艺制造的高频硅肖特基二极管结构及制作方法与流程

本发明属于微电子技术领域，具体涉及一种标准CMOS工艺制造的高频硅肖特基二极管结构及制作方法。

背景技术：

随着社会的发展及技术的进步，微波射频技术越来越深入到我们的生活生产中，例如物联网、高速通信等。在微波射频电路技术中，肖特基二极管相比较其它的二极管由于具有更好的高频特性，因此常常被用作射频电路中的接收检测元器件。

目前的肖特基二极管常采用金属与半导体形成金属-半导体势垒接触，且为了达到快速响应的速度，降低射频电路的射频损耗，一般都是采用金属与具有高迁移率的N型半导体接触制作肖特基二极管。例如金属钛与N型砷化镓接触制作射频肖特基二极管，这是因为砷化镓比硅具有更高的电子迁移率，可以制作出串联电阻更小的肖特基二极管，用于射频电路带来的射频损耗更小，这应用在科研或者是小批量应用中是没有任何问题，但是当射频技术越来越成熟，大批量进行生产制造时，就不得不考虑元器件的性能成本比。虽然使用三五族高迁移率的半导体(例如砷化镓、磷化铟等)制作的肖特基二极管具有更好的高频性能，但是相对于集成电路中广泛应用的硅材料及工艺，其成本远高于使用硅材料及硅工艺制作的肖特基二极管。因此如果针对硅材料及工艺特点，研制出能满足应用需求的硅肖特基二极管用于大批量生产的微波射频电路，必将可大幅度地降低成本，带来可观的经济效益。

技术实现要素：

为了改善上述问题，本发明提供了一种标准CMOS工艺制造的高频硅肖特基二极管结构及制作方法。该肖特基二极管结构及制作方法可以直接使用现在广泛应用的标准CMOS工艺制程，只需要在其工艺制程中稍微调整工序流程，即可满足要求。经过器件设计及制作验证，采用此结构及工艺制作的硅肖特基二极管截止频率大于200GHz，因此完全能满足Ka波段(＜35GHz)以下的射频电路应用。因可以采用标准的硅CMOS工艺线，其材料及晶圆面积尺寸方面的优势，硅肖特基二极管成本大大降低。

为了实现上述目的，本发明采用的技术方案如下：

一种标准CMOS工艺制造的高频硅肖特基二极管结构，包括P型芯片衬底，设置于P型芯片衬底上的P+掺杂区和N阱区，设置于N阱区的N+掺杂区，设置于P型芯片衬底一侧的氧化层，以及设置于氧化层上的二极管阳极、二极管阴极和衬底电极。

进一步地，所述二极管阳极由金属与N阱区直接接触。

再进一步地，所述高频硅肖特基二极管结构的频率大于200GHz。

更进一步地，所述二极管阳极和二极管阴极交指设置。

一种标准CMOS工艺制造的高频硅肖特基二极管结构的制作方法，包括以下步骤：

(1)在P型芯片衬底上注入B+离子，形成P+掺杂区域，提供衬底电极与衬底形成欧姆接触；

(2)在P型芯片衬底上注入P+离子，形成N阱区；

(3)在N阱区注入As+离子，形成N+掺杂区，提供金属与二极管阴极间形成欧姆接触；

(4)淀积氧化层，并光刻刻蚀氧化层，形成电极接触孔；

(5)溅镀多层金属，并光刻刻蚀金属层，分别形成衬底电极、二极管阴极、二极管阳极；

(6)减薄，即得产品。

进一步地，减薄为全晶圆背面减薄；或，在器件区域背面减薄，最终厚度在10μm～700μm。

再进一步地，二极管阳极由金属与N阱区直接接触。

更进一步地，所制作的高频硅肖特基二极管结构的截止频率大于200GHz。

另外，所述二极管阳极和二极管阴极交指设置。也就是说二极管阳极和二极管阴极采用的是叉指电极结构。

值得说明的是，本发明采用阴阳极交指结构，可有效减少二极管串联电阻，克服硅材料及工艺制作二极管串联电阻大难题，同时减薄了芯片厚度，减小寄生电容，因此提高了硅肖特基二极管高频性能，减小射频损耗。

本发明具有衬底电极，可使P型芯片衬底与N阱PN结保持同电势或反偏压，减小硅肖特基二极管漏电流。

本发明的二极管阴阳极电极交指的数量及长度可以根据设计参数而定，其间距变化依据所采用的标准CMOS制程工艺约束设计。

本发明与现有技术相比，具有以下优点及有益效果：

(1)采用的CMOS工艺制程工艺线，稍作工序调整即可满足生产，可大幅降低生产成本。

(2)商用标准的COMS工艺制程制造出的硅晶圆尺寸面积大，大批量制造硅肖特基二极管单个管芯均摊成本大幅度降低。

(3)本发明采用阴阳极交指及芯片减薄结构，提高硅肖特基二极管截止频率。图8为采用0.35μm标准CMOS工艺制造的硅肖特基二极管的I-V测试曲线，阴阳极对数10，串联电路＜6Ω，图9为肖特基二极管的C-V测试曲线，电容0.18pF，因此该硅肖特基二极管截止频率＞200GHz。

(4)本发明采用商用标准的COMS工艺线制造硅肖特基管，器件性能稳定、重复性、可靠性可以得到保障。

附图说明

图1为本发明高频硅肖特基二极管平面结构示意图。

图2为本发明高频硅肖特基二极管器件剖视结构示意图。

图3为本发明中在P型芯片衬底上注入B+离子形成P+掺杂区示意图。

图4为本发明中在P型芯片衬底上注入P+离子形成N阱区示意图。

图5为本发明中在N阱区中注入As+离子形成N+掺杂区示意图。

图6为本发明中金属电极接触孔制作示意图。

图7为本发明中金属电极制作示意图。

图8为本发明中高频硅肖特基二极管的I-V特性测试曲线图。

图9为本发明中高频硅肖特基二极管的C-V特性测试曲线图。

其中，附图中标记对应的零部件名称为：1-P型芯片衬底，2-N阱区，3-二极管阳极，4-二极管阴极，5-衬底电极，6-N+掺杂区，7-P+掺杂区，8-氧化层。

具体实施方式

下面结合附图和实施例对本发明作进一步说明，本发明的实施方式包括但不限于下列实施例。

实施例

如图1～6所示，一种标准CMOS工艺制造的高频硅肖特基二极管结构，其特征在于，包括P型芯片衬底1，设置于P型芯片衬底上的P+掺杂区7和N阱区2，设置于N阱区的N+掺杂区6，设置于P型芯片衬底一侧的氧化层8，以及设置于氧化层上的二极管阳极3、二极管阴极4和衬底电极5。其中，所述二极管阳极由金属与N阱区直接接触。高频硅肖特基二极管截止频率大于200GHz。所述二极管阳极和二极管阴极交指设置。

本发明的硅肖特基二极管采用阴阳极交指结构，可有效减小二极管串联电阻，同时进行了芯片背面减薄，减小寄生电容，提高其高频性能，其可以使用现有标准的CMOS工艺制程，只要稍作工序调整即可制造，在满足射频电路应用要求的前提下，可大幅降低二极管成本。

为了更好地说明本发明，如下提供该高频硅肖特基二极管结构的制作方法，具体步骤如下：

(1)按照标准CMOS工艺制程，在P型芯片衬底上注入B+离子，形成P+掺杂区，作为衬底电极与P型芯片衬底形成欧姆接触的过渡区，如图3所示。

(2)按照标准CMOS工艺制程，在P型芯片衬底上注入P+离子，形成N阱区，N+阱区将是硅肖特基二极管器件的有源区，如图4所示。

(3)按照标准CMOS工艺制程，在N阱区注入As+离子，形成N+掺杂区，作为硅肖特基二极管的阴极电极与半导体材料形成欧姆接触的过渡区，如图5所示。

(4)按照标准CMOS工艺制程，在第一金属形成工序中，淀积含硼磷的氧化层，并光刻刻蚀出电极接触孔，如图6所示。

(5)按照标准CMOS工艺制程，在第一层金属形成工序中，在晶圆上溅镀多层金属膜，并光刻刻蚀出硅肖特基二极管各电极，形成二极管阳极、二极管阴极和衬底电极，如图7所示。

(6)芯片减薄，晶圆完成整个工序流片后，根据设计需求，对芯片进行背面减薄，芯片厚度减薄到10μm～700μm，可以对整个晶圆全面减薄，也可只减薄器件区域，以提高肖特基高频性能，如图2所示。

至于其他工艺中的第二层金属互联，器件纯化保护等工序，可依次在第(5)工序后开展，与常规标准CMOS工艺制程一致，在此不累述。

该高频硅肖特基二极管制作方法只利用或调整了现有标准CMOS中的少许工序即可满足要求，因此具有工艺简单，制造所得的肖特基二极管可靠性、一致性及重复性可以得到保障。

按照上述实施例，便可很好地实现本发明。值得说明的是，基于上述结构设计的前提下，为解决同样的技术问题，即使在本发明上做出的一些无实质性的改动或润色，所采用的技术方案的实质仍然与本发明一样，故其也应当在本发明的保护范围内。