本发明涉及一种半导体存储装置及其制作工艺，特别是涉及一种动态随机处理存储器装置及形成动态随机处理存储器装置位于周边区内的一间隙壁的制作工艺。
背景技术：
动态随机存取存储器(dynamicrandomaccessmemory,dram)为一种挥发性(volatile)存储器，是许多电子产品中不可或缺的关键元件。dram由数目庞大的存储单元(memorycell)聚集形成一阵列区，用来存储数据，而每一存储单元可由一金属氧化半导体(metaloxidesemiconductor,mos)晶体管与一电容(capacitor)串联组成。
存储单元的mos晶体管结构因产品需求或/及存储单元密度等考虑而有许多不同的结构设计，故有时存储单元的mos晶体管结构会与同一芯片上其他区域的晶体管结构不同，进而造成制作工艺上的复杂度提升。因此，如何有效地整合存储单元的mos晶体管与其他区域中不同晶体管的制作工艺对于相关业界来说是非常重要的课题。
技术实现要素：
本发明提供了一种半导体存储装置的形成方法，其先形成同时覆盖位线与一部分栅极结构的侧壁层，并利用该侧壁层作为后续蚀刻制作工艺的蚀刻停止层，来避免该蚀刻制作工艺造成其他元件的损伤。
本发明另提供了一种半导体存储装置，其在周边区的栅极结构上形成有不对称的侧壁结构，可保护下方元件受到后续蚀刻制作工艺的损伤。
为达上述目的，本发明的一实施例提供一种半导体存储装置的形成方法，其包含以下步骤。首先，提供一基底，该基底包含一存储区与一周边区。然后，在该基底上形成多个位线，该些位线位于该存储区内，并且在该基底上形成一栅极结构，该栅极结构位于该周边区内。接着，形成一侧壁层，覆盖该些位线与该栅极结构的一侧壁。最后，在该栅极结构的两侧形成一第一间隙壁，该第一间隙壁覆盖在该侧壁层上。
为达上述目的，本发明的另一实施例提供一种半导体存储装置，其包含一基底、多个位线、一栅极结构、一侧壁层与一第一间隙壁。该基底包含一存储区与一周边区，该些位线是设置在该基底上，并位于该存储区内，而该栅极结构同样是设置在该基底上，但是位于该周边区内。该侧壁层覆盖该些位线与该栅极结构的一侧壁。该第一间隙壁则是设置在该栅极结构的两侧，并覆盖在该侧壁层上。
本发明主要是利用两次掩模覆盖区域的差异，使先形成的侧壁层可做为后续蚀刻制作工艺中的蚀刻停止层，以避免该蚀刻制作工艺过度向下蚀刻而损伤位于基底内元件。由此，利用前述形成方法而达到的半导体存储装置能具有优化的结构特征，而能达到较佳的元件效能。
附图说明
图1至图7为本发明第一优选实施例中半导体存储装置的形成方法的步骤示意图，其中：
图1为一半导体存储装置于形成方法之初的剖面示意图；
图2为一半导体存储装置于形成一材料层后的剖面示意图；
图3为一半导体存储装置于形成一掩模层后的剖面示意图；
图4为一半导体存储装置于形成另一材料层后的剖面示意图；
图5为一半导体存储装置于形成另一掩模层后的剖面示意图；
图6为一半导体存储装置于进行一蚀刻制作工艺后的剖面示意图；
图7为一半导体存储装置于形成一介电层后的剖面示意图；
图8至图9为本发明第二优选实施例中半导体存储装置的形成方法的步骤示意图，其中：
图8为一半导体存储装置于形成一掩模层后的剖面示意图；
图9为一半导体存储装置于形成一介电层后的剖面示意图。
主要元件符号说明
100基底
101存储区(存储器区)
102周边区
111、112浅沟槽隔离
113主动区
115绝缘层
120埋藏式字符线
121栅极介电层
123栅极层
125盖层
160位线
160a位线接触插塞
161半导体层
163阻障层
165金属层
167掩模层
180、180a、180b栅极结构
181半导体层
182栅极介电层
183阻障层
185金属层
187掩模层
200、220掩模
300第一材料层
301侧壁层
302间隙壁
310第二材料层
312间隙壁
330介电层
d1第一方向
d2第二方向
具体实施方式
为使熟悉本发明所属技术领域的一般技术者能更进一步了解本发明，下文特列举本发明的数个优选实施例，并配合所附的附图，详细说明本发明的构成内容及所欲达成的功效。
请参照图1至图7，所绘示者为本发明优选实施例中，一半导体存储装置的形成方法的步骤示意图。该半导体存储装置例如是一动态随机处理存储器(dynamicrandomaccessmemory,dram)装置，其包含有至少一晶体管元件(未绘示)以及至少一电容元件(未绘示)，以作为dram阵列中的最小组成单元(memorycell)并接收来自于位线(bitline,bl)160及字符线(wordline,wl)120的电压信号。
在本实施例中，该半导体存储装置包含一基底100，例如是一硅基底、含硅基底(如sic、sige)或硅覆绝缘(silicon-on-insulator,soi)基底等，基底100上还定义有一存储区(cellregion)101及一周边区(peripheryregion)102。此外，基底100上形成有至少一浅沟槽隔离shallowtrenchisolation,sti)。在本实施例中，是在基底100的存储区101中可形成浅沟槽隔离111，而可在基底100的存储区101上定义出多个主动区(activearea,aa)113。另一方面，在基底100的周边区102与存储区101之间，可通过另于基底100中形成一浅沟槽隔离112来达到隔离效果。浅沟槽隔离111、112的制作工艺例如是先利用蚀刻方式而于基底100中形成多个沟槽，再于该些沟槽中填入一绝缘材料(如氧化硅或氮氧化硅等)而形成，但并不以此为限。
基底100的存储区101内还可形成有多条字符线，较佳是形成在基底100内的埋藏式字符线(buriedwordline,bwl)120，但并不以此为限。在本实施例中，各埋藏式字符线120是相互平行地沿着一第一方向d1(例如是y方向)延伸，并横跨各主动区113与浅沟槽隔离111，因而使一部分的埋藏式字符线120会埋设在浅沟槽隔离111内，另一部分的埋藏式字符线120则会埋设在各主动区113内，如图1所示。各埋藏式字符线120至少包含一栅极介电层121例如包含氧化硅(sio)，一栅极层123例如包含钨(tungsten,w)、铝(aluminum,al)或铜(copper,cu)等低阻质金属材质，以及一盖层123例如包含氮化硅(sin)、氮氧化硅(sion)、氮碳化硅(sicn)等绝缘材料。前述栅极介电层121、栅极层123与盖层125的形成方式可通过先于基底100内形成多个沟槽(未绘示)，再利用沉积、蚀刻与平坦化(planarization)等制作工艺，在该些沟槽内依序形成覆盖该些沟槽整体表面的栅极介电层121、填满该些沟槽下半部的栅极层123以及填满该些沟槽上半部的盖层125，并使盖层125可切齐基底100表面。
然后，如图1所示，在基底100的存储区101与周边区102上，分别形成一位线160与一栅极结构180。其中，位线160，其是沿着不同于第一方向d1的一第二方向d2(例如是x方向)延伸，而可同时横跨各主动区113、浅沟槽隔离111与各埋藏式字符线120。各位线160包含依序堆叠的一半导体层161、一阻障层163、一金属层165与一掩模层167，而栅极结构180则包含依序堆叠的一栅极介电层182、一栅极层181、一阻障层183、一金属层185与一掩模层187。在一实施例中，栅极结构180与位线160例如是一并形成，利用对一堆叠结构进行图案化制作工艺而分别于存储区101以及周边区102中同时形成位线160与栅极结构180，但并不以此为限。
举例来说，可依序于基底100上形成一半导体层(未绘示)例如包含多晶硅(polysilicon)或非晶硅(amorphoussilicon)等半导体材质、一阻障层(未绘示)例如包含钛(ti)或氮化钛(tin)、一金属层(未绘示)例如包含钨、铝或铜等低阻值金属、以及一掩模层(未绘示)包含氧化硅、氮化硅或碳氮化硅等，构成该堆叠结构，接着再图案化该堆叠结构，形成位线160与栅极结构180。由此，使该图案化的该半导体层构成位线160的半导体层161与栅极结构180的栅极层181，使该图案化的该阻障层构成该位线160的阻障层163与栅极结构180的阻障层183，使该图案化的该金属层构成位线160的金属层165与栅极结构180的金属层185，并且，使该图案化的该掩模层构成位线160的掩模层167与栅极结构180的掩模层187。
其中，在该堆叠结构形成之前，可先于基底100的存储区101与周边区102上分别形成绝缘层115与栅极介电层182。在一实施例中，绝缘层115与栅极介电层182也可通过图案化位于基底100表面的同一介电层(未绘示)而形成，但不以此为限。此外，位于存储区101的绝缘层115是覆盖在字符线120、浅沟槽隔离111以及主动区113上。后续，则可在基底100表面形成至少一开口(未绘示)，贯穿绝缘层115并暴露出一部分的主动区113，使得该堆叠结构的该半导体层可填入该开口内，进而形成与位线160的半导体层161一体成形的一位线接触插塞(bitlinecontact,blc)160a，如图1所示。也就是说，位线接触插塞160a是位于位线160下方，并界于两相邻的埋藏式字符线120之间，而将位线160电连接至各该半导体存储装置的一源极/漏极区(未绘示)。
之后，在位线160与栅极结构180上分别形成侧壁层301与间隙壁302。首先，如图2所示，在基底100上形成一第一材料层300，例如包括氮化物、氮氧化物或其他适合的介电材料，使第一材料层300可均匀且共形地覆盖在存储区101的位线160与周边区102的栅极结构180上。在一实施中，该第一材料层可包含一复合层(multilayer)结构，但不以此为限。再形成一掩模200，覆盖一部分的第一材料层300。在本实施例中，掩模200是覆盖整个存储区101与一部分的周边区102，较佳是部分覆盖至最靠近存储区101的栅极结构180a，如图3所示。
然后，在掩模200的覆盖下，进行一蚀刻制作工艺，例如是一干蚀刻制作工艺，移除自掩模200暴露出且覆盖在栅极结构180顶表面的第一材料层300，形成仅覆盖在栅极结构180两侧侧壁上的间隙壁302。需注意的是，最靠近存储区101的栅极结构180a因被掩模200部分覆盖，而仅在其一侧(例如是右侧)侧壁形成间隙壁302。另一方面，覆盖在掩模200下方的第一材料层300即形成侧壁层301。侧壁层301是同时覆盖住整个位线160、浅沟槽隔离112以及一部分的栅极结构180a，并且直接接触位线160、浅沟槽隔离112以及一部分的栅极结构180a，如图3所示。在该干蚀刻制作工艺后，完全移除掩模200。
后续，在栅极结构180上另形成间隙壁312。首先，如图4所示，在基底100上全面形成一第二材料层310，其例如包含与第一材料层300具蚀刻选择的材质，如氧化硅等。第二材料层310是覆盖在侧壁层301与间隙壁302上，并直接接触至少一部分的栅极结构180的上表面。再形成一掩模220覆盖一部分的第二材料层310。在本实施例中，掩模220是覆盖整个周边区102与一部分的存储区101，如图5所示。
然后，在掩模220的覆盖下，进行一蚀刻制作工艺，例如是一湿蚀刻制作工艺，移除自掩模220暴露出的第二材料层310，并进一步移除一部分被掩模220覆盖的第二材料层310。如图6所示，该湿蚀刻制作工艺是完全移除位于存储区101内的第二材料层310，并且，利用下方的侧壁层301作为一蚀刻停止层(etchstoplayer)。由此，当进行该湿蚀刻制作工艺来移除覆盖在浅沟槽隔离112上方的第二材料层310时，其蚀刻剂不会继续往下而蚀刻至下方的侧壁层301与浅沟槽隔离112。并且，在完全移除掩模220后。再进行另一蚀刻制作工艺，例如是一干蚀刻制作工艺，移除位于栅极结构180顶表面的第二材料层310，而形成仅覆盖在栅极结构180两侧侧壁上的间隙壁312，并覆盖在间隙壁302之上。需注意的是，最靠近存储区101的栅极结构180a，其两相对侧壁是分别被侧壁层301与间隙壁302覆盖，因此，后续形成在栅极结构180a两侧的间隙壁312，是分别覆盖在位于左侧侧壁的侧壁层301与位于右侧侧壁的间隙壁302之上，如图7所示。此外，栅极结构180a的顶表面仍是部分被侧壁层301覆盖。
最后，依序进行沉积与平坦化制作工艺，而在基底100上形成一介电层330，完全覆盖周边区102的栅极结构180与间隙壁302。其中，介电层330的顶表面是与位线160以及位于栅极结构180a顶表面的侧壁层301齐平，如图7所示。
由此，即完成本发明第一优选实施例中的半导体存储装置的形成方法。根据本实施例的形成方法，是通过两次掩模200、220与两次的蚀刻制作工艺来分别形成位于栅极结构180侧壁的间隙壁302、312。其中，第一次形成的掩模200是覆盖整个存储区101与部分的周边区102，使最靠近存储区101的栅极结构180a仅部分是被暴露在掩模200之外，而在其两相对侧壁上分别形成独立的间隙壁302，以及还进一步覆盖至浅沟槽隔离112与位线160的侧壁层301。由此，在后续的蚀刻中，可利用侧壁层301作为一蚀刻停止层，避免存储区101与周边区102交界处下方的浅沟槽隔离112受到蚀刻的影响，使该半导体存储装置能达到较佳的元件效能。
另一方面，由前述形成方法所形成的半导体存储装置，在其邻接存储区101的栅极结构180a的两相对侧壁上，是分别形成有侧壁层301与间隙壁302，而具有左右不对称的侧壁结构。侧壁层301与间隙壁302虽都是由蚀刻第一材料层300而形成，而具有相同的材质，间隙壁302是仅覆盖在栅极结构180a的一侧侧壁上。而侧壁层301则是同时覆盖位于存储区101的位线160、介于存储区101与周边区102之间的浅沟槽隔离112、栅极结构180a的相对侧壁与部分的顶表面上。此外，后续形成的间隙壁312则会分别覆盖在位于左侧侧壁的侧壁层301与位于右侧侧壁的间隙壁302之上，且位于左侧侧壁的间隙壁312因受到下方侧壁层301的阻挡而不会直接接触基底100表面。由此，侧壁层301可在后续蚀刻制作工艺中作为一蚀刻停止层，保护侧壁层301下方的元件，如浅沟槽隔离112等，使该半导体存储装置能达到较佳的元件效能。
本领域者应可轻易了解，本发明的半导体存储装置也可能以其他方式形成而具有其他特征，并不限于前述的步骤与结构。下文将进一步针对本发明半导体存储装置及其形成方法的其他实施例或变化型进行说明。且为简化说明，以下说明主要针对各实施例不同之处进行详述，而不再对相同之处作重复赘述。此外，本发明的各实施例中相同的元件系以相同的标号进行标示，以利于各实施例间互相对照。
请参照图8至图9，其绘示本发明第二优选实施例中的半导体存储装置的形成方法，本实施例的前段步骤大体上与前述第一优选实施例相同，如图1至图2所示，于此不在赘述。本实施例的制作工艺与前述第一优选实施例主要差异在于，在掩模200覆盖下进行第一材料层300的干蚀刻制作工艺时，不仅是移除自掩模200暴露出且覆盖在栅极结构180顶表面的第一材料层300，还进一步移除一部分的掩模层187，使得位于周边区102的栅极结构180b相较于位于存储区101的位线160可具有较低的顶表面，如图8所示。需注意的是，栅极结构180a因其一侧(例如是左侧)是被掩模200覆盖，故仅另一侧(例如是右侧)的掩模层187会被部分移除，而形成较低的顶表面。由此，栅极结构180a的顶部则可形成一阶梯部，其是暴露在侧壁层301之外并具有较低的顶表面，如图8所示。
后续步骤，也大体上与前述第一优选实施例相同，如图4至图7所示，于此不在赘述。其中，在进行沉积与平坦化制作工艺而形成介电层330时，可选择使介电层330完全覆盖栅极结构180a的该阶梯部与栅极结构180b，而与位线160以及位于栅极结构180a顶表面的侧壁层301齐平，如图9所示。然而，在另一实施例中，也可选择在进行该介电层的平坦化制作工艺时，一并移除该阶梯部与一部分的位线160(例如是掩模层167)，使该介电层(未绘示)的顶表面可同时与位于存储区101的位线的顶面、以及位于周边区102的栅极结构的顶面齐平。
由此，即完成本发明第二优选实施例中的制作工艺。根据本实施例的形成方法，仍主要是通过两次掩模200、220与两次的蚀刻制作工艺来分别形成位于栅极结构180侧壁的间隙壁302、312。并且，在形成间隙壁302的同时，一并在最靠近存储区101的栅极结构180a的一侧形成还进一步覆盖至浅沟槽隔离112与位线160的侧壁层301。由此，在后续的蚀刻中，可利用侧壁层301作为一蚀刻停止层，避免存储区101与周边区102交界处下方的浅沟槽隔离112受到蚀刻的影响，使该半导体存储装置能达到较佳的元件效能。
另一方面，由本实施例的形成方法所形成的半导体存储装置，其同样是在邻接存储区101的栅极结构180a的两相对侧壁上，分别形成有侧壁层301与间隙壁302，而具有左右不对称的侧壁结构。此外，本实施例的栅极结构180a因是在形成侧壁层301与间隙壁302时，还进一步移除一部分的掩模层187，使得位于周边区102的栅极结构180b相较于位于存储区101的位线160可具有较低的顶表面。并且，邻接存储区101的栅极结构180a因仅一侧的掩模层187会被部分移除，而其顶部可形成一阶梯部。
整体来说，本发明主要是利用两次掩模覆盖区域的差异，使先形成的侧壁层可做为后续蚀刻制作工艺中的蚀刻停止层，以避免该蚀刻制作工艺过度向下蚀刻而损伤位于基底内元件。由此，利用前述形成方法而达到的半导体存储装置能具有优化的结构特征，而能达到较佳的元件效能。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。