一种薄膜晶体管及其制作方法、阵列基板、显示装置与流程

本发明涉及半导体技术领域，尤其涉及一种薄膜晶体管及其制作方法、阵列基板、显示装置。

背景技术：

液晶显示装置(liquidcrystaldisplay，lcd)或者有机发光二极管(organiclightemittingdiode，oled)显示装置的阵列基板上设置有多个薄膜晶体管(thinfilmtransistor，tft)用于对上述显示装置的亚像素进行驱动。现有技术在tft的制作过程中，受到制作工艺影响，会使得tft的半导体有源层产生较多的缺陷，从而导致tft在导通时，沟道中产生的载流子在传输过程中容易被上述缺陷捕获，从而降低了载流子迁移率，对tft的性能造成影响。

技术实现要素：

本发明的实施例提供一种薄膜晶体管及其制作方法、阵列基板、显示装置，在tft的制作过程中，能够减小半导体有源层中缺陷产生的几率。

为达到上述目的，本发明的实施例采用如下技术方案：

本发明实施例的一方面，提供一种薄膜晶体管，包括底栅极，以及依次设置于所述底栅极上的底栅绝缘层、半导体有源层、第一绝缘层；所述薄膜晶体管还包括设置于所述第一绝缘层背离所述底栅极一侧的源极和漏极；所述第一绝缘层在对应所述源极和所述漏极的位置分别设置有过孔；所述半导体有源层上在对应上述过孔的位置设置有覆盖所述半导体有源层的欧姆接触层；所述源极、所述漏极分别通过不同的过孔与所述欧姆接触层相接触。

优选的，还包括位于所述第一绝缘层背离所述底栅极一侧的顶栅极；所述第一绝缘层为顶栅绝缘层。

优选的，所述顶栅极与所述源极、漏极同层同材料。

优选的，所述底栅极与所述顶栅极非电连接。

优选的，构成所述半导体有源层的材料包括氢化非晶硅；构成所述欧姆接触层的材料包括n型重掺杂氢化非晶硅。

本发明实施例的另一方面，提供一种阵列基板包括如上所述的任意一种薄膜晶体管。

优选的，包括多个呈矩阵形式排列的亚像素；每个亚像素内设置有至少一个所述薄膜晶体管；当所述薄膜晶体管包括底栅极和顶栅极时，同一个薄膜晶体管的顶栅极和底栅极连接不同的信号线。

本发明实施例的又一方面，提供一种显示装置，包括如上所述的任意一种阵列基板。

本发明实施例的再一方面，提供一种薄膜晶体管的制作方法，包括在衬底基板上，通过构图工艺依次形成底栅极、底栅绝缘层以及半导体有源层；在形成有所述半导体有源层的衬底基板上，通过构图工艺形成第一绝缘层，并在所述第一绝缘层上分别对应源极待形成区和漏极待形成区的位置形成过孔；在形成有所述第一绝缘层的衬底基板上，通过构图工艺在所述过孔位置处，形成覆盖所述半导体有源层的欧姆接触层；在形成有所述欧姆接触层的衬底基板上，通过构图工艺形成位于所述第一绝缘层背离所述底栅极一侧的源极和漏极；所述源极、所述漏极分别通过不同的过孔与所述欧姆接触层相接触。

优选的，还包括在形成有所述源极和所述漏极的衬底基板上，通过构图工艺形成顶栅极。

优选的，所述源极、漏极与所述顶栅极通过一次构图工艺形成。

优选的，构成所述半导体有源层的材料为氢化非晶硅；构成所述欧姆接触层的材料为n型重掺杂氢化非晶硅。

本发明实施例提供一种薄膜晶体管及其制作方法、阵列基板、显示装置。该薄膜晶体管包括底栅极，以及依次设置于所述底栅极上的底栅绝缘层、半导体有源层、第一绝缘层。上述薄膜晶体管还包括设置于第一绝缘层背离底栅极一侧的源极和漏极。第一绝缘层在对应源极和漏极的位置分别设置有过孔。半导体有源层上在对应上述过孔的位置设置有覆盖半导体有源层的欧姆接触层。源极、漏极分别通过不同的过孔与欧姆接触层相接触。由上述可知，第一绝缘层位于半导体有源层上方，且该第一绝缘层上的过孔的位置分别与该薄膜晶体管的源极和漏极的位置相对应。因此半导体有源层的上表面除了与上述过孔相对应的位置以外，其余部分均被第一绝缘层覆盖。这样一来，可以保证该薄膜晶体管沟道位置处的半导体有源层上表面被第一绝缘层覆盖。基于此，在上述过孔的位置处形成覆盖半导体有源层的欧姆接触层的过程中，当对欧姆接触层进行图案化时，由于对应薄膜晶体管的沟道位置的半导体有源层被第一绝缘层覆盖，因此该上表面不会受到欧姆接触层刻蚀工艺的影响而变得粗糙，从而能够减小半导体有源层中缺陷产生的几率。所以本发明提供的薄膜晶体管的结构中，薄膜晶体管沟道位置处的半导体有源层的上表面平滑缺陷少，有助于提高薄膜晶体管的迁移率。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本发明实施例提供的一种tft的结构示意图；

图2为本发明实施例提供的另一种tft的结构示意图；

图3为本发明实施例提供的一种双栅极tft的结构示意图；

图4为本发明实施例提供的具有如图3所示的tft的阵列基板的结构示意图；

图5为本发明实施例提供的一种tft的制作方法流程图；

图6-图12为本发明实施例提供的制作如图2所示的tft的各个过程示意图；

图13为本发明实施例提供的制作有如图3所示的tft的阵列基板的结构示意图。

附图标记：

01-衬底基板；100-亚像素；101-像素电极；10-半导体有源层；11-欧姆接触层；20-源极；21-漏极；30-底栅极；31-顶栅极；41-底栅绝缘层；42-第一绝缘层；43-钝化层；110-n型重掺杂氢化非晶硅层；111-光刻胶；112-掩膜版；a-tft的沟道；b-第一绝缘层上的过孔。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

本发明实施例提供一种薄膜晶体管(以下简称tft)，如图2所示，包括底栅极30(bottomgate，bg)，以及依次设置于底栅极30上的底栅绝缘层41、半导体有源层10、第一绝缘层42。

需要说明的是，构成上述底栅绝缘层41的材料可以为氮化硅或氧化硅。或者上述底栅绝缘层41还可以由至少两层薄膜层构成。以两层薄膜层为例，与底栅极30相接触的薄膜层为氮化硅层或氮氧化硅层。该薄膜层能够避免衬底基板01中的杂质或者底栅极30中的金属离子扩散至半导体有源层10，且可以防止底栅极30氧化。此外，与半导体有源层10相接触的薄膜层为氧化硅层或者氧氮化硅层。该薄膜层可以提高半导体有源层10的密合性。或者，当上述底栅绝缘层41由三层薄膜层构成时，与底栅极30相接触的薄膜层为氮化硅层，与半导体有源层10相接触的薄膜层为氧化硅层，氮化硅层与氧化硅层之间为氮氧化硅层。当然，上述仅仅是对底栅绝缘层41由多层薄膜层构成进行的举例说明，其他示例在此不再一一赘述。

此外，tft还包括设置于第一绝缘层42背离底栅极一侧的源极20(source)和漏极21(drain)。该第一绝缘层21在对应源极20和漏极21的位置分别设置有过孔b。

上述半导体有源层10上在对应过孔b的位置设置有覆盖半导体有源层10的欧姆接触层11。源极20、漏极21分别通过不同的过孔b与欧姆接触层11相接触。在此情况下，欧姆接触层11可以将源极20、漏极21分别与半导体有源层10电连接，且通过该欧姆接触层11可以降低源极20(或漏极21)与半导体有源层10之间的接触电阻。

基于此，构成上述半导体有源层10的材料可以为非晶硅(a-si)或者氢化非晶硅(a-si：h)。构成欧姆接触层11的材料可以为n型重掺杂非晶硅(n+a-si)或者n型重掺杂氢化非晶硅(n+a-si：h)。其中，欧姆接触层11可以通过对非晶硅(a-si)或者氢化非晶硅(a-si：h)材料层进行n型粒子重掺杂工艺形成。其中优选的，至少采用氢化非晶硅(a-si：h)构成上述半导体有源层10，或者至少采用n型重掺杂氢化非晶硅(n+a-si：h)构成上述欧姆接触层11。这样一来，在半导体有源层10和/或欧姆接触层11中通过引入氢原子，可以减少薄膜中悬挂键缺陷的数量，降低载流子的捕获几率，从而达到提高载流子迁移率的目的。为了方便说明，以下构成上述半导体有源层10的材料为氢化非晶硅(a-si：h)，构成欧姆接触层11的材料为n型重掺杂氢化非晶硅(n+a-si：h)。

综上所述，如图2所示，第一绝缘层42位于半导体有源层10上方，且该第一绝缘层42上的过孔b的位置分别与该tft的源极20和漏极21的位置相对应。因此半导体有源层10的上表面除了与上述过孔b相对应的位置以外，其余部分均被第一绝缘层42覆盖。这样一来，可以保证该tft沟道位置处的半导体有源层10上表面被第一绝缘层42覆盖。基于此，在上述过孔b的位置处形成覆盖半导体有源层10的欧姆接触层11的过程中，当对欧姆接触层11进行图案化时，由于对应tft的沟道位置的半导体有源层10被第一绝缘层42覆盖，因此该上表面不会受到欧姆接触层11刻蚀工艺的影响而变得粗糙，从而能够减小半导体有源层10中缺陷产生的几率。所以本发明提供的tft的结构中，tft沟道位置处的半导体有源层10的上表面平滑缺陷少，有助于提高tft的迁移率。

在此基础上，为了进一步增强tft的性能，优选的，如图3所示，该tft还包括位于第一绝缘层42背离底栅极30一侧的顶栅极31(topgate，tg)。该第一绝缘层42为顶栅绝缘层。

需要说明的是，当该第一绝缘层42的上表面设置底栅极31时，该第一绝缘层42为顶栅绝缘层是指，该第一绝缘层42需要具备栅极绝缘层(gateinsulator，gi)的功能，其质地相对于一般的绝缘层而言更加的致密。其中，该顶栅绝缘层与上述底栅极绝缘层41的设置方式相同，此处不再赘述。

此外，目前本领域技术人员通常致力于研究在半导体有源层由非晶铟镓锌氧化物(a-indiumgalliumzincoxide，a-igzo)构成的tft中采用双栅结构，因为这样可以获得显著的成果，例如在解决氧化物阈值电压漂移(oxidevthshift)的问题上。但是在显示技术领域非晶硅(a-si)仍然是构成半导体有源层的主要材料。然而本领域技术人员却很少在半导体有源层由非晶硅(a-si)构成的tft(以下简称a-sitft)中采用双栅结构。因此有大量相关研究表明双栅结构应用至a-sitft时，对该tft的性能只能带来略微的提升。

然而，本申请经过深入研究发现双栅结构的a-sitft的性能无法达到有效提升的原因在于，如图1所示，在制作tft的过程中为了避免源极20与漏极21之间发生短路，需要对半导体有源层10表面的欧姆接触层11进行过刻蚀，以确保源极20和漏极21下方的欧姆接触层11完全断开。然而，上述过刻蚀过程会对半导体有源层10的上表面形貌造成影响，导致tft沟道a位置处的半导体有源层10的上表面粗糙，存在较多缺陷。这样一来，当tft在导通时，沟道中产生的载流子在传输过程中容易被上述缺陷捕获，从而降低了载流子迁移率，对tft的性能造成影响。

基于此，一方面，由于本申请中该tft沟道a位置处的半导体有源层10上表面被第一绝缘层42覆盖，所以欧姆接触层11不会直接沉积在该tft的背沟道处，因此欧姆接触层11的刻蚀工艺也不会对tft沟道a位置处半导体有源层10上表面的平整度造成影响，使得该tft的背沟道具有较高的导通性能。另一方面，tft为双栅结构，因此可以提高tft半导体有源层10中的载流子数量，且使得载流子分布更加均匀。此外，该tft沟道位置处的半导体有源层10在靠近底栅极30的表面以及靠近顶栅极31的表面均平滑，缺陷少。所以该tft的半导体有源层10具有更强的导电性，从而可以达到大幅度提升双栅极的a-sitft性能的目的。综上所述，本申请突破了本领域的传统设计思维定式，通过改进tft的结构以及制作工艺，并将双栅极引入至改进后的tft结构中，使得双栅极的a-sitft同样具有较好的性能。从而提高了双栅极的a-sitft的适用范围。

在此基础上，本申请中，上述顶栅极31与底栅极30可以电连接，例如通过制作过孔将底栅极30与顶栅极31电连接。或者，通过同一根信号线将上述底栅极30与顶栅极31电连接。此外，上述顶栅极31还可以与底栅极30非连接。本发明对顶栅极31与底栅极30的连接方式不做限定。然而，由于不同的制作工艺、生产线或者生产材料等因素会导致不同位置的tft的迁移率具有差异。因此本申请优选的，上述底栅极30和顶栅极31非电连接。这样一来，本领域技术人员可以根据需要，分别对施加至底栅极30以及顶栅极31的电压进行单独控制和调试，从而使得该双栅极的a-sitft性能达到最佳。

此外，构成顶栅极31的材料可以与构成底栅极30的材料相同，例如为金属铬(cr)、铬合金、钼钽(mota)合金、金属铝(al)或者铝合金等。或者该构成顶栅极31的材料还可以与构成源极20和漏极21的材料相同，例如为金属铬(cr)、金属铝(al)或者铝合金。其中，为了简化制作工艺，上述顶栅极31可以与源极20和漏极21同层同材料，这样一来，可以通过一次构图工艺制备上述顶栅极31、源极20和漏极21。

需要说明的是，在本发明中的构图工艺，可指包括光刻工艺(mask)，或，包括光刻工艺以及刻蚀步骤，同时还可以包括打印、喷墨等其他用于形成预定图形的工艺。其中，光刻工艺，是指包括成膜、曝光、显影等工艺过程的利用光刻胶、掩模板、曝光机等形成图形的工艺。可根据本发明中所形成的结构选择相应的构图工艺。此外，本发明实施例中的一次构图工艺，是以通过一次掩膜、曝光、显影工艺形成不同的曝光区域，然后对不同的曝光区域进行多次刻蚀、灰化等去除工艺最终得到预期图案为例进行的说明。

本发明实施例提供一种阵列基板包括如上所述的任意一种tft。具有与前述实施例提供的tft的有益效果，此处不再赘述。

其中，上述阵列基板如图4所示，包括多个呈矩阵形式排列的亚像素100。每个亚像素由横纵交叉的栅线gate和数据线data交叉界定。

基于此需要说明的是，本申请对上述阵列基板的适用范围不做限制。例如，上述阵列基板可以应用于lcd，此时每个亚像素100如图4所示通常设置有一个tft，该tft的栅极与栅线gate相连接，源极与数据线data相连接，而漏极与像素电极101相连接。或者，上述阵列基板还可以应用于oled显示装置。此时，每个亚像素中设置有用于驱动发光器件(led或oled)的像素驱动电路。该驱动电路包括多个tft。

在此情况下，当tft如图3所示包括底栅极30和顶栅极31时，同一个tft的顶栅极31和底栅极30连接不同的信号线。具体的，例如，图4中每条栅线gate附近设置有一条与该栅线gate平行的附加信号线s。此时，同一个tft的顶栅极31和底栅极30可以分别与栅线gate和附加信号线s相连接。这样一来，通过栅线gate和附加信号线s，分别对施加至底栅极30以及顶栅极31的电压进行单独控制和调试，从而使得该双栅极的a-sitft性能达到最佳，从而可以克服底栅极30与顶栅极31电连接，而无法解决不同位置的tft的迁移率不同使得tft的性能具有差异的问题。

本发明实施例提供一种显示装置，包括如上所述的任意一项阵列基板。具有与前述实施例提供的阵列基板相同的有益效果，此处不再赘述。

本发明实施例提供一种tft的制作方法，如图5所示，包括：

s101、如图6所示，在衬底基板01上，通过构图工艺依次形成底栅极30、底栅绝缘层41以及半导体有源层10。

其中，构成上述半导体有源层10的材料可以为非晶硅(a-si)或者优选为氢化非晶硅(a-si：h)。

s102、如图7所示，在形成有半导体有源层10的衬底基板01上，通过构图工艺形成第一绝缘层42，并在第一绝缘层42上分别对应源极待形成区和漏极待形成区的位置形成过孔b。

具体的，上述过孔可以通过对第一绝缘层42进行一道光刻工艺，使得具有第一绝缘层42的衬底基板01上待制作源极20的区域和待制作漏极21的区域未被光刻胶覆盖。接下来，通过干法刻蚀对光刻胶未覆盖区域的第一绝缘层42进行刻蚀，从而形成上述过孔b。

s103、在形成有第一绝缘层42的衬底基板01上，通过构图工艺在上述过孔b位置处，形成如图2所示的覆盖半导体有源层10的欧姆接触层11。

其中，构成欧姆接触层11的材料可以为n型重掺杂非晶硅(n+a-si)，或者优选为n型重掺杂氢化非晶硅(n+a-si：h)。

以构成欧姆接触层11的材料为n型重掺杂氢化非晶硅为例，对上述欧姆接触层11的制作过程进行详细的说明。

具体的，首先如图8所示，在形成有第一绝缘层42的衬底基板01上沉积一层n型重掺杂氢化非晶硅层110。

接下来，在上述n型重掺杂氢化非晶硅层110覆盖一层光刻胶111。然后通过掩膜版112对该光刻胶111进行掩膜曝光。

其中，上述光刻胶111可以为正胶，也可以为负胶。本申请以正胶为例。此时如图9所示，掩膜版112的透光区对应需要光刻胶111上需要被显影的位置。基于此，经过一道光刻工艺后，如图10所示过孔b位置处的n型重掺杂氢化非晶硅层110被光刻胶覆盖。

接下来，如图11所示，对光刻胶111未覆盖区域的n型重掺杂氢化非晶硅层110进行刻蚀。然后将光刻胶11剥离，形成如图2所示的欧姆接触层11。

s104、如图2所示，在形成有欧姆接触层11的衬底基板01上，通过构图工艺形成位于第一绝缘层42背离底栅极30一侧的源极20和漏极21。

其中，源极20、漏极21分别通过不同的过孔b与欧姆接触层11相接触。

上述tft的制作方法具有与前述实施例提供的tft相同的有益效果，此处不再赘述。

在此基础上，为了进一步增强tft的性能，优选的，上述tft的制作方法还包括，如图3所示，在形成有源极20和漏极21的衬底基板01上，通过构图工艺形成顶栅极31。

这样一来，一方面，由于本申请中该tft沟道a位置处的半导体有源层10上表面被第一绝缘层42覆盖，所以欧姆接触层11不会直接沉积在该tft的背沟道处，因此欧姆接触层11的刻蚀工艺也不会对tft沟道a位置处半导体有源层10上表面的平整度造成影响，使得该tft的背沟道具有较高的导通性能。另一方面，tft为双栅结构，因此可以提高tft半导体有源层10中的载流子数量，且使得载流子分布更加均匀。此外，该tft沟道位置处的半导体有源层10在靠近底栅极30的表面以及靠近顶栅极31的表面均平滑，缺陷少。所以该tft的半导体有源层10具有更强的导电性，从而可以达到大幅度提升双栅极的a-sitft性能的目的。

综上所述，本申请打破了本领域的传统设计思路，通过改进tft的结构以及制作工艺，并将双栅极引入至改进后的tft结构中，使得双栅极的a-sitft同样具有较好的性能。从而提高了双栅极的a-sitft的适用范围。

在此基础上，为了简化制作工艺，上述顶栅极31可以与源极20和漏极21可以通过一次构图工艺形成。

基于此，当阵列基板包括上述tft时，该阵列基板的制作方法也包括上述tft的制作方法。此外，阵列基板的制作方法还包括在形成有源极20和漏极21的衬底基板01上依次形成钝化层43(passivation，pvx)以及像素电极(图13中未示出)。该像素电极通过钝化层43的上的过孔与漏极21电连接。

其中，构成上述钝化层43的材料与构成底栅绝缘层41和第一绝缘层42的材料大致相同，例如可以包括氮化硅或者氧化硅。具体的钝化层43和底栅绝缘层41均可以通过等离子化学气相沉积(plasmachemicalvapordeposition，pcvd)工艺进行制备。只是底栅绝缘层41的致密度通常大于钝化层43的致密度。因此需要通过调整pcvd工艺的参数，以形成具有不同致密度的薄膜。

以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。