用于制造完全自对准双栅极薄膜晶体管的方法与流程

本公开涉及用于制造非晶金属氧化物半导体薄膜晶体管的方法。更具体而言，本公开涉及用于制造完全自对准双栅极薄膜晶体管的方法。
背景技术：
：近年来，非晶金属氧化物半导体(诸如举例而言非晶铟镓锌氧化物(igzo))作为用于薄膜晶体管(tft)应用的材料已接收到极大的关注。这些材料已被研究作为例如在主动式矩阵液晶显示器(amlcd)和主动式矩阵有机发光二极管显示器(amoled)的上下文中的非晶硅(a-si:h)和低温多晶硅(ltps)tft的替代物。高速操作被要求，以增强基于tft的电子系统的性能。提高速度性能的常见解决方案是高迁移率材料的使用和晶体管沟道长度(l)的减小。实现增强的性能的另一解决方案是双栅极(dg)晶体管结构的使用。在tft架构的上下文中，自对准(sa)栅极-源极/漏极tft结构(其中栅极自对准到源极和漏极)与背沟道蚀刻(bce)和蚀刻停止层(esl)结构相比具有零栅极-源极/漏极重叠电容，并且在与esl结构相比时具有更小的占地面积。有报道称，针对具有双栅极(dg)操作的a-igzotft电路，取得了更好的对沟道的控制，从而得到改进的特性，诸如更高的迁移率、更高的导通电流(ion)、更小的亚阈值斜率(ss-1)和接近零伏特的导通电压(von)。xinhe等人在“完全自对准同质结双栅极a-igzotft的实现”(ieee电子器件快报，第35卷，第9号，2014年9月，第927-929页)(“implementationoffullyself-alignedhomojunctiondouble-gatea-igzotfts”,ieeeelectrondeviceletters,vol.35,no.9.september2014,pp927-929)中公开了一种用于制造完全自对准双栅极a-igzotft的方法。在完全自对准双栅极tft中，顶栅和底栅彼此自对准，而源极和漏极自对准到栅极。根据xinhe等人所描述的方法，底栅和顶栅之间的自对准通过带背侧照明的光刻步骤来实现；源极/漏极区域和两个栅极之间的自对准通过氩等离子体处理和氢掺杂来获得。该方法要求六个光刻(pl)步骤，即包括提供光致抗蚀剂层、照明光致抗蚀剂层和显影经照明的抗蚀剂的六个步骤。在第一步骤中，第一栅极金属层(底栅或背栅金属层)被沉积在玻璃衬底上并通过湿蚀刻被图案化(pl#1)以形成背栅电极。然后，第一栅极介电层被沉积，接着通过dc溅射来沉积a-igzo层。然后使用湿蚀刻(pl#2)来图案化a-igzo层。之后，第二栅极介电层被沉积。随后在前侧提供负性光致抗蚀剂层，并且接下来从背侧(pl#3)照明晶片，以限定顶栅图案。因此，顶栅图案由在背侧照明期间用作原位硬掩模的背栅电极来限定。在抗蚀剂显影之后，第二栅极层(顶栅层)被沉积并被剥离以形成顶栅电极。使用顶栅作为蚀刻掩模的干蚀刻被用于图案化第二栅极介电层。接着通过ar等离子体来处理源极/漏极区域上暴露的a-igzo层以增强导电性。之后，sinx层被沉积，从而进一步导致被自对准到顶栅电极的n+a-igzo源极/漏极区域的形成。接着为源极/漏极区域打开通孔(pl#4)并且沉积和图案化(pl#5)源/漏电极。最后，背栅接触孔被打开(pl#6)。技术实现要素：本公开的目的是提供一种用于制造完全自对准双栅极薄膜晶体管的方法，其中工艺步骤的数量与已知的方法相比被减少。更具体而言，本公开的目的是提供一种与已知的方法相比具有减少的数量的光刻步骤的用于制造完全自对准双栅极非晶金属氧化物半导体薄膜晶体管方法。上述目标通过根据本公开的方法来实现。本公开涉及一种用于制造完全自对准双栅极金属氧化物半导体薄膜晶体管的方法。该方法包括：在衬底的前侧上提供为栅极区域定界的第一栅电极；在衬底和第一栅电极之上提供第一栅极介电层；在第一栅极介电层上提供经图案化的金属氧化物半导体层，该经图案化金属氧化物半导体层为与栅极区域的一部分部分地重叠且延伸超出栅极区域的两个相对的边缘的半导体区域定界；在经图案化的金属氧化物半导体层上提供第二栅极介电层；提供第二栅极导电层；提供光致抗蚀剂层；图案化该光致抗蚀剂层，由此形成经图案化的光致抗蚀剂层；图案化第二栅极导电层，由此形成第二栅电极；以及图案化第二栅极介电层，由此形成经图案化的第二栅极介电层。在根据本公开的各实施例的方法中，对光致抗蚀剂层进行图案化包括执行后侧照明步骤、前侧照明步骤和光致抗蚀剂显影步骤，其中后侧照明步骤包括使用第一栅电极作为掩模从衬底的后侧对光致抗蚀剂层的照明，并且其中前侧照明步骤包括仅在边缘部分中使用对栅极区域中的光致抗蚀剂层进行曝光的掩模来从前侧对光致抗蚀剂层的照明。在本公开的方法的各实施例中，提供第二栅极导电层可在提供光致抗蚀剂层之前进行。在这样的实施例中，正性光致抗蚀剂层被使用。对第二栅极导电层进行图案化于是包括使用经图案化的光致抗蚀剂层作为掩模来局部蚀刻第二栅极导电层，而对第二栅极介电层进行图案化包括使用经图案化的光致抗蚀剂层或第二栅电极作为掩模来局部蚀刻第二栅极介电层。在本公开的方法的其他实施例中，提供第二栅极导电层可在图案化光致抗蚀剂层之后进行。在这样的实施例中，负性光致抗蚀剂层被使用。对第二栅极导电层进行图案化于是包括执行剥离工艺，而对第二栅极介电层进行图案化包括使用第二栅电极作为掩模来局部蚀刻第二栅极介电层。在本公开的各实施例中，边缘部分优选地位于与半导体区域不重叠的栅极区域的一部分中。在本公开的各实施例中，第一栅极可例如包括较窄部分和较宽部分，而边缘部分可位于与较宽部分的一部分相对应的区域内。在这样的实施例中，边缘部分仅与底栅的较宽部分的一部分重叠。根据本公开的各实施例的方法还可包括提供在经图案化的金属氧化物半导体层中的源极区域和漏极区域，其中源极区域和漏极区域被自对准到第二栅电极。在提供源极区域和漏极区域的过程中，第二栅电极可被用作掩模。提供源极区域和漏极区域可例如包括用氢进行掺杂。提供源极区域和漏极区域可例如包括掺杂剂的注入或等离子体处理或金属氧化物半导体材料的还原。用于提供源极区域和漏极区域的不同的方法可被组合，例如，被顺序地执行。在本公开的各实施例中，形成源极区域和漏极区域可包括氢掺杂、掺杂剂的注入、等离子体处理和/或金属氧化物半导体材料的还原的组合。根据本公开的各实施例的方法还可包括沉积介电层并且朝向源极区域、漏极区域、第二栅电极和第一栅电极同时形成穿过该介电层的通孔。在根据本公开的方法的各实施例中，沉积介电层可包括沉积氮化硅层。在这样的实施例中，沉积氮化硅层的步骤可在金属氧化物半导体层中引入氢，由此用氢掺杂金属氧化物半导体层并形成源极区域和漏极区域。沉积氮化硅层优选地包括借助等离子体增强化学气相沉积来沉积氮化硅层。根据本公开的各实施例的方法还可包括沉积和图案化导电层，由此同时形成源极接触、漏极接触、第一栅极接触和第二栅极接触。根据本公开的各实施例的方法的优点在于，其允许以减少的数量的工艺步骤，更具体而言与已知的方法相比减少的数量的光刻步骤，来制造完全自对准双栅极薄膜晶体管。一个优点在于,这可能导致完全自对准双栅极薄膜晶体管的制造成本降低。一个优点在于，与已知的方法相比，这可能导致该方法的复杂性降低。本公开的特别和优选方面在所附独立和从属权利要求中阐述。从属权利要求中的技术特征可以与独立权利要求的技术特征以及其他从属权利要求的技术特征适当地结合，而不仅仅是其在权利要求中明确阐明的那样。从下面结合附图的详细描述中，本公开的上述和其他特性、特征和优点将变得显而易见，附图通过示例的方式例示了本公开的原理。给出本描述仅仅是出于示例的目的，而并不限制本公开的范围。以下引用的参考图涉及附图。附图说明图1示意性地例示了根据本公开的方法的一实施例的工艺流程的示例。图2示意性地例示了根据本公开的方法的一实施例的工艺流程的示例。图3至图8示意性地例示了根据本公开的一实施例的用于制造完全自对准双栅极薄膜晶体管的方法的示例的工艺步骤。结构的示意性顶视图在左手侧被示出，并且沿着线a-a’和沿着线b-b’的示意性横截面分别在右手侧被示出。图9示意性地例示了根据本公开的方法的用于制造完全自对准双栅极薄膜晶体管的工艺流程的示例。图10示出了针对根据本公开的方法的一实施例(圆圈)制造的完全自对准双栅极薄膜晶体管所测得的ids相对于vgs转移特性。作为参考，针对仅具有背栅的器件(三角形)和仅具有顶栅的器件(正方形)示出了相似的特性。图11示出了针对根据本公开的方法的一实施例(圆圈)制造的完全自对准双栅极薄膜晶体管所测得的ids相对于vds输出特性。作为参考，针对仅具有背栅的器件(三角形)和仅具有顶栅的器件(正方形)示出了相似的特性。在不同的附图中，相同的附图标记指代相同或类似的元素。具体实施方式本公开将针对特定实施例且参考一些附图进行描述，但是本公开不限于此，而是只通过权利要求限定。所示附图只是示意性而非限制性的。在附图中，出于说明目的，将某些元素的尺寸放大且未按比例绘出。尺寸和相对尺寸没有对应于本公开实践的实际缩减。此外，说明书和权利要求中的术语顶部、底部、上方、下方等等用于描述性的目的并且不一定用于描述相对位置。应当理解，如此使用的术语在适当的环境下是可互换的，并且本文中所描述的本公开的实施例能够以不同于本文中所描述或所解说的取向操作。应当注意，权利要求中所使用的术语“包括”不应被解释为限于此后列出的手段；它不排除其他元件或步骤。它由此应当被解释为指定存在所声明的特征、整数、如所称谓的步骤或组件，但是不排除存在或添加一个或多个其他特征、整数、步骤或组件、或者它们的组。贯穿本说明书，对“一个实施例”或“一实施例”的引用意味着结合该实施例描述的特定特征、结构或特性被包括在本发明的至少一个实施例中。由此，短语“在一个实施例中”或“在实施例中”在贯穿本说明书的各个地方的出现不一定都引用相同的实施例，但是可以如此。此外，在一个或多个实施例中，具体特征、结构、或者特性可以任何合适的方式组合，如根据本公开对本领域普通技术人员将是显而易见的。类似地，应当领会在本公开的示例性实施例的描述中，出于流线型化本公开和辅助对各个发明性方面中的一个或多个发明性方面的理解的目的，本公开的各个特征有时被一起归组在单个实施例、附图、或者其描述中。然而，这种公开方式不应被解释为反映了这样一种意图，即所要求保护的公开需要比各权利要求清楚记载的特征要多的特征。相反，如所附权利要求书所反映，创造性方面存在于比单个先前已公开实施例的所有特征少的特征中。因此，详细描述之后的权利要求由此被明确地结合到该详细描述中，其中每一项权利要求本身代表本公开的单独实施例。此外，尽管此处描述的一些实施例包括其他实施例中所包括的一些特征但没有其他实施例中包括的其他特征，不同实施例的特征的组合意图落在本发明的范围内，并且形成将按本领域技术人员理解的不同实施例。例如，在下面的权利要求书中，所要求的实施例中的任何一个可以任何组合使用。在本文中所提供的描述中，大量具体细节得到阐述。然而，应当理解可在没有这些具体细节的情况下实践本公开的实施例。在其他实例中，为了不混淆对本说明书的理解，未详细地示出熟知的方法、结构和技术。提供以下术语仅仅是为了帮助对本公开的理解。在本公开的上下文中，“自对准”意味着器件的第一元件或特征通过执行其中第二元件或特征被用作供限定第一元件或特征的掩模的过程而与器件的第二元件或特征对准。因此，器件的两个元件或特征之间的对准通过使用作为用于图案化其他元件或特征的掩模的一个元件或特征来获得。例如，在晶体管制造工艺的上下文中，金属栅极可被用作供限定晶体管的“自对准”源极和漏极区域的掩模。例如，在双栅极晶体管制造工艺的上下文中，第一栅极可被用作供限定“自对准”第二栅极的掩模。在本公开的上下文中，“完全自对准双栅极薄膜晶体管(工艺)”是指双栅极薄膜晶体管和对应的制造工艺，其中各栅极彼此自对准，并且其中源极和漏极区域被自对准到栅极。更具体而言，在本公开的上下文中，底栅被用作供限定(图案化)顶栅的掩模，而顶栅则被用作供限定薄膜晶体管的源极和漏极区域的掩模。现在将通过本公开的若干实施例的详细描述来描述本公开。显然，根据本领域技术人员的知识能够配置本公开的其他实施例而不背离本公开的真正精神和技术示教，本公开仅受限于所附权利要求书的各条款。图1示意性地例示了根据本公开的方法的一实施例的工艺流程的示例。在图1的工艺流程中示出的方法200包括在第一步骤(图1，步骤201)中在衬底上提供第一栅电极或底栅电极。提供第一栅电极或底栅电极包括沉积底栅金属层，以及借助光刻法来图案化底栅金属层，以由此形成第一栅电极或底栅电极。底栅电极为栅极区域定界，即限定栅极区域。在接下来的步骤(图1，步骤202)中，第一栅极介电层或底栅介电层被提供，即，被沉积在衬底和第一栅电极上。接下来，经图案化的非晶金属氧化物半导体层被提供(图1，步骤203)在第一栅极介电层上。提供经图案化的非晶金属氧化物半导体层包括沉积非晶金属氧化物半导体层以及借助光刻法和干蚀刻或湿蚀刻来对该层进行图案化。经图案化的金属氧化物半导体层为半导体区域定界，即限定，半导体区域。接下来，在步骤204(图1)，第二栅极介电层或顶栅介电层被提供在金属氧化物半导体层上，并且之后在步骤205(图1)，第二栅极导电层或顶栅导电层被提供在第二栅极介电层上。在顶栅导电层沉积之后，正性光致抗蚀剂层被提供(图1，步骤206)在第二栅极导电层上，并且该光致抗蚀剂层被图案化(图1，步骤207)。光致抗蚀剂层的图案化通过执行后侧照明步骤(图1，步骤207a)、前侧照明步骤(图1，步骤207b)和光致抗蚀剂显影步骤(图1，步骤207c)来完成，由此形成经图案化的光致抗蚀剂层。后侧照明步骤包括使用第一栅电极作为掩模从衬底的后侧对光致抗蚀剂层的照明。使用第一栅电极或底栅电极作为掩模的优点在于，其允许形成与底栅电极完全对准的第二栅电极或顶栅电极。前侧照明步骤包括仅在边缘部分使用对栅极区域中的光致抗蚀剂层进行曝光的掩模来从衬底的前侧对光致抗蚀剂层的照明，该边缘部分与半导体区域不重叠。可首先进行后侧照明，并且之后可进行前侧照明，或反之亦然，可首先进行前侧照明并且之后进行后侧照明。接下来，通过使用经图案化的光致抗蚀剂层作为掩模来局部蚀刻第二栅极导电层来对顶栅导电层或第二栅极导电层进行图案化(图1，步骤208)，由此形成第二栅电极。此外，通过使用经图案化的光致抗蚀剂层或第二栅电极作为掩模来局部蚀刻第二栅极介电层来对顶栅介电层或第二栅极介电层进行图案化(图1，步骤209)。图2示意性地例示了根据本公开的方法的另一实施例的工艺流程的示例。在图2的工艺流程中示出的方法300包括在第一步骤(图2，步骤301)中在衬底上提供第一栅电极或底栅电极。提供第一栅电极或底栅电极包括沉积底栅金属层，以及借助光刻法来图案化底栅金属层，以由此形成第一栅电极或底栅电极。底栅电极为栅极区域定界，即限定栅极区域。在接下来的步骤(图2，步骤302)中，第一栅极介电层或底栅介电层被提供，即，被沉积在衬底和第一栅电极上。接下来，经图案化的非晶金属氧化物半导体层被提供(图2，步骤303)在第一栅极介电层上。提供经图案化的非晶金属氧化物半导体层包括沉积非晶金属氧化物半导体层并且借助光刻法和干蚀刻或湿蚀刻来对该层进行图案化。经图案化的金属氧化物半导体层为半导体区域定界，即限定半导体区域。接下来，在步骤304(图2)，第二栅极介电层或顶栅介电层被提供在金属氧化物半导体层上。之后，负性光致抗蚀剂层被提供(图2，步骤306)，并且该光致抗蚀剂层被图案化(图2，步骤307)。光致抗蚀剂层的图案化通过执行后侧照明步骤(图2，步骤307a)、前侧照明步骤(图2，步骤307b)和光致抗蚀剂显影步骤(图2，步骤307c)来完成，由此形成经图案化的光致抗蚀剂层。后侧照明步骤包括使用第一栅电极作为掩模从衬底的后侧对光致抗蚀剂层的照明。使用第一栅电极或底栅电极作为掩模的优点在于，其允许形成与底栅电极完全对准的第二栅电极或顶栅电极。前侧照明步骤包括仅在边缘部分中使用对栅极区域中的光致抗蚀剂层进行曝光的掩模来从衬底的前侧对光致抗蚀剂层的照明，该边缘部分与半导体区域不重叠。可首先进行后侧照明，并且之后可进行前侧照明，或反之亦然，可首先进行前侧照明并且之后进行后侧照明。在已经形成经图案化的光致抗蚀剂层之后，第二栅极导电层或顶栅导电层被提供(图2，步骤305)。接下来，通过执行剥离工艺对顶栅导电层或第二栅极导电层进行图案化(图2，步骤308)，由此形成第二栅电极。此外，通过使用第二栅电极作为掩模来局部蚀刻第二栅极介电层来对顶栅介电层或第二栅极介电层进行图案化(图2，步骤309)。图3至图8例示了根据本公开的一实施例的完全自对准双栅极薄膜晶体管100的制造方法的示例。在这些附图中，经制造的结构的示意性顶视图在左手侧被示出，并且沿着线a-a’和沿着线b-b’的示意性横截面分别在右手侧被示出。在图3至图8中，以与横截面的缩放比例不同的缩放比例来示出顶视图。在图9中示意性地示出了对应的工艺流程400。在所示的示例中，薄膜晶体管被形成在诸如举例而言玻璃衬底或箔衬底之类的衬底10上。然而，本公开不限于此，并且只要其他衬底对被用于限定顶栅电极(使用透过衬底的照明)的光刻步骤的波长而言基本透明，则可使用其他衬底，如进一步描述的。在已经提供了衬底10(图9，步骤401)之后，如图3中示意性地例示的，缓冲层和任选的阻挡层被沉积(图9，步骤402)在衬底10的前侧101上。在图3中，缓冲层和阻挡层作为单个层11被示出。阻挡层通常与诸如箔衬底之类的柔性衬底结合使用，但其也可与诸如玻璃衬底之类的其他衬底组合使用。在本公开的各实施例中，阻挡层和缓冲层是介电层。阻挡层可例如是氮化硅层或聚合物层(例如，具有在100nm和3微米之间的范围内的厚度)，但本公开不限于此。阻挡层保护器件免受来自衬底的不期望的影响，例如，来自元件的不期望的扩散(诸如举例而言，氢从衬底进入金属氧化物半导体层中)。缓冲层可例如是氧化硅层(例如通过pecvd(等离子体增强化学气相沉积)沉积)或氧化铝层(例如通过ald(原子层沉积)沉积)。缓冲层通常具有在50nm和200nm之间的范围内的厚度，但是本公开不限于此。例如，缓冲层可被沉积以提供改进的平滑度，即提供比下层(诸如举例而言，缓冲层)的表面具有更好的平滑度的表面。包括多个阻挡层和/或多个缓冲层的层堆叠可被使用。在具有阻挡和缓冲层11的衬底10上，底栅(bg)金属层或第一栅极金属层借助光刻法被沉积并被图案化，以由此形成第一栅电极或底栅电极12(图9，步骤403)。与第一栅电极或底栅电极12的位置相对应的区或区域，换言之，由第一栅电极12定界的区或区域还被称为栅极区域120(图3)。在这里所描述的工艺流程400中，底栅图案化步骤是第一光刻(pl)步骤，包括提供光致抗蚀剂层、照明光致抗蚀剂层和显影经照明的抗蚀剂(pl#1)。图3示出了底栅电极12在矩形的两个相对侧具有带较宽部分的矩形形状的示例。这仅是一示例，并且本公开不限于此。其他栅电极形状可被使用。底栅金属层(即用于形成第一栅电极或底栅电极12的金属层)可例如包括ti、au、mo、mocr、tin、cu、w、alsi或tiw，但本公开不限于此。厚度可例如在10nm和2微米之间的范围内，但本公开不限于此。其可例如通过pvd(物理气相沉积)、pecvd或蒸发来被沉积，但本公开不限于此。其可以是单个层或包括至少两个层的层堆叠。在接下来的步骤中，如图4所例示的，第一栅极介电层或底栅介电层13(诸如举例而言，氧化硅层、氧化铝层或氧化铪层)诸如举例而言借助于pecvd、pvd、ald或溶液处理等来被沉积(图9，步骤404)。底栅介电层13的厚度通常在25nm和500nm之间的范围内，但本公开不限于此。在底栅介电层13的顶部，非晶金属氧化物半导体层(诸如举例而言，非晶igzo层)诸如举例而言借助于pvd(诸如举例而言，dc溅射或蒸发)、pecvd、ald或溶液处理等来被沉积(图9，步骤405)。接着借助光刻法和湿蚀刻或干蚀刻来图案化非晶金属氧化物半导体层(图9，步骤405)，由此形成经图案化的金属氧化物半导体层14，从而得到如图4示意性地示出的结构。与经图案化的金属氧化物半导体层14的位置相对应的区或区域，换言之，由经图案化的金属氧化物半导体层14定界的区或区域还被称为半导体区域140(图4)。半导体区域140与栅极区域(120)的一部分部分地重叠并且延伸超过栅极区域(120)的两个相对的边缘(图6)。在这里所描述的工艺流程400中，该金属氧化物半导体层图案化步骤是第二光刻(pl)步骤，包括提供光致抗蚀剂层、照明光致抗蚀剂层和显影经照明的抗蚀剂(pl#2)。在本公开的各实施例中，非晶金属氧化物半导体层14可例如包括镓铟锌氧化物(gizo或igzo)，或者其他基于例如以下化合物(没有化学计量的指示)的金属氧化物的半导体：zno、znsno、ino、inzno、inznsno、lainzno、gaino、hfinzno、mgzno、lainzno、tio、tiinsno、tiinzno、scinzno、siinzno和zrinzno、zrznsno。然而，本公开并不限于此，并且该方法在一个方面上可与本领域的技术人员已知的其他合适的金属化合物半导体一起使用。这些半导体层可通过诸如举例而言对前体溶液的溅射、热蒸发、脉冲激光沉积以及旋转涂膜、喷墨印刷或落模铸造等多种方法来提供。在本公开的各实施例中，金属氧化物半导体层可具有在5nm和100nm之间(例如在10nm和50nm之间)的范围内的厚度，但本公开并不限于此。接下来，第二栅极介电层或顶栅(tg)介电层15(诸如举例而言，氧化硅层、氧化铝层或氧化铪层)诸如举例而言借助于pecvd、pvd、ald或溶液处理来被沉积(图9，步骤406)。第二栅极介电层15的厚度通常在25nm和500nm之间的范围内，但本公开不限于此。在第二栅极介电层15上，第二栅极导电层或顶栅导电层16被沉积(图9，步骤407)，以用于形成薄膜晶体管100的第二栅电极或顶栅电极。在本公开的各实施例中，顶栅导电层16是对被用在光刻步骤中供图案化顶栅导电层16的波长而言基本透明的导电层，以由此限定第二栅电极或顶栅电极(如下所述)。可被用于形成顶栅导电层16的材料的示例是ito(氧化铟锡)、azo(掺铝的氧化锌)和tin，但本公开不限于此。顶栅导电层16的厚度被选择使得该层对在随后的光刻步骤中被使用的光的波长而言足够透明。例如，对于ito层16，厚度可在10nm和100nm之间的范围内。例如，对于tin层16，厚度优选地为不大于50nm。在作为图9中的示例示出的工艺流程400中，接下来，正性光致抗蚀剂层21被提供(图9，步骤408)在顶栅导电层16上。这在图5中被示意性地例示出。接下来，通过执行如图5中示意性地例示出的正性光致抗蚀剂层21的两个照明步骤，继之以显影经照明的光致抗蚀剂层的步骤来图案化光致抗蚀剂层21(图9，步骤408)，以由此形成经图案化的光致抗蚀剂层。该图案化工艺包括后侧照明步骤(例如，如图1所例示的步骤207a)以及前侧照明步骤(例如，如图1所例示的步骤207b)。图5所示的结构被从衬底10的后侧102(即，从结构的衬底侧(即与提供有层堆叠和光致抗蚀剂层21的一侧相反的一侧))照明，而不使用任何专用掩模。在该照明步骤期间，底栅电极12具有供照明的掩模的功能。使用底栅电极12作为掩模的优点在于，其允许形成与底栅电极完全对准的顶栅电极。在存在相同的光致抗蚀剂层21的情况下，使用如图5所示的沿线b-b'的横截面中所例示的掩模22来从前侧101照明该结构。该掩模22被设计成使得在对应于栅极区域120的区域中，在透过掩模的照明期间，仅边缘部分(162，如图6所示)被曝光。在附图所示的示例中，边缘部分162被选择为位于使得其在栅极区域120内仅与底栅的较宽部分的一部分重叠。边缘部分162与半导体区域140之间没有重叠，即边缘部分162仅存在于与存在金属氧化物半导体层14的区域不同的区域中。在本公开的各实施例中，可首先进行后侧照明并且之后进行前侧照明，或反之亦然，可首先进行前侧照明并且之后进行后侧照明。在已经执行了两个照明步骤之后，光致抗蚀剂层21被显影以形成经图案化的光致抗蚀剂层。接下来，使用剩余的经图案化的光致抗蚀剂层作为蚀刻掩模，顶栅导电层或第二栅极导电层16以及顶栅介电层或第二栅极介电层15通过干蚀刻或湿蚀刻来被图案化(图9，步骤409)。在这里所描述的工艺流程400中，该顶栅导电层和顶栅介电层图案化步骤是第三光刻(pl)步骤，包括提供光致抗蚀剂层、照明光致抗蚀剂层和显影经照明的抗蚀剂(pl#3)。示出了经图案化的顶栅介电层151和顶栅电极或第二栅电极161(经图案化的顶栅导电层16)的所得到的结构在图6中被示意性地例示出。在该结构中，顶栅电极161具有与底栅电极12相同的形状，除了边缘部分162，其中顶栅电极161不与底栅电极12重叠。接下来，图9的步骤410，源极区域和漏极区域在经图案化的金属氧化物半导体层14中被形成。在本公开的各实施例中，源极区域和漏极区域被自对准到第二栅电极161。形成源极区域和漏极区域可例如包括使用第二栅电极作为掩模来掺杂氢、注入掺杂剂、等离子体处理或还原金属氧化物半导体材料。如进一步所描述的，在本公开的各个有利的实施例中，形成源极区域和漏极区域的步骤可与(例如，其可能是执行下一个工艺步骤411(图9)的结果)执行下一个工艺步骤411(图9)组合。在下一个工艺步骤中，如图7所示，介电层17被沉积(图9，步骤411)。介电层17可例如是sinx层，例如具有在50nm和500nm之间的范围内的厚度。其可例如通过pecvd来被沉积。在根据本公开的各实施例的方法中，介电层17可以有利地是sinx层，因为这样的层的沉积可导致非晶金属氧化物半导体层14的被曝光区域(即，未被顶栅电极161覆盖的区域)的氢掺杂，由此形成源极区域141和漏极区域142，如图7示意性地例示出的。这些被曝光区域对应于不存在顶栅电极161的区域。因此，该方法导致自对准到顶栅电极161的源极和漏极区域的形成。在本公开的各实施例中，其他方法可被用于非晶金属氧化物半导体层14的被曝光区域(即未被顶栅161覆盖的区域)的掺杂，诸如举例而言，借助ca、ti、al的金属氧化物半导体材料的还原；通过掺杂剂(例如b、p)的注入；或者通过用ar或nf3等离子体的处理。不同方法的组合可被使用。在本公开的各实施例中，顶栅电极161被用作掺杂步骤的掩模。在工艺流程400的步骤412(图9)，通过光刻和穿过介电层17的干蚀刻或湿蚀刻来限定通孔18，以供同时到源极区域141、漏极区域142、顶栅电极161以及到底栅电极12的接触开口。在这里所描述的工艺流程400中，通孔形成步骤是第四光刻(pl)步骤，包括提供光致抗蚀剂层、照明光致抗蚀剂层和显影经照明的抗蚀剂(pl#4)。根据本公开的各实施例的方法的优点在于，在对应于边缘部分162的区域中的顶栅电极161与底栅电极12之间不存在重叠。如图7所示，这允许朝向源极区域141、漏极区域142、顶栅电极161和底栅电极12来同时(即，使用单个图案化步骤)形成开口或通孔。与用于制造完全自对准双栅极薄膜晶体管的已知的方法相比，这允许节省一个光刻步骤。在接下来的步骤(图9，步骤413)中，通过光刻和蚀刻(例如干蚀刻)来沉积和图案化导电层(例如，金属层或导电氧化物层)，以由此形成源极接触191、漏极接触192、顶栅接触或第二栅极接触194以及底栅接触或第一栅极接触193，如图8所示。导电层可例如包含mo、mocr、mo合金、al、w、ti、tin、au或ito，但本公开不限于此。该层的厚度可例如在50nm和500nm之间的范围内，但本公开不限于此。其可以是单个层或者其可以是包括至少两个层的层堆叠。在这里所描述的工艺流程400中，该接触或电极形成步骤是第五光刻(pl)步骤，包括提供光致抗蚀剂层、照明光致抗蚀剂层和显影经照明的抗蚀剂(pl#5)。最后，可例如在150℃和450℃之间(例如，在200℃和300℃之间)的温度范围内的一温度下，例如在n2、o2或大气气氛中对样品进行退火达1至12小时。图9中示意性地例示出的工艺流程400仅仅是根据本公开的一实施例的用于制造完全自对准双栅极薄膜晶体管的方法的示例。例如，在根据本公开的另一实施例的用于制造完全自对准双栅极薄膜晶体管的方法中，可在对光致抗蚀剂层进行图案化之后来提供第二栅极导电层，并且图案化第二栅极导电层可包括执行剥离工艺(例如如图2所示)。根据本公开的方法400(图9)的一实施例来制造双栅极薄膜晶体管器件100。在玻璃载体衬底10的顶部，pecvdsinx阻挡层被沉积，接着在150℃下对100nm厚的al2o3缓冲层进行原子层沉积(步骤402)。接着沉积10nmtin/50nmalsi/10nmtin层堆叠并使用一系列干蚀刻和湿蚀刻步骤来图案化该堆叠，以由此形成第一栅电极或底栅电极12(步骤403)。接下来，在150℃下沉积由100nm的al2o3构成的第一栅极介电层13(步骤404)，接着溅射沉积24nm厚的非晶igzo层(步骤405)。使用湿蚀刻来图案化非晶igzo层(步骤405)。然后，在250℃下借助pecvd来沉积100nm厚的氧化硅第二栅极介电层15(步骤406)，接着沉积(步骤407)25nm厚的tin第二栅极导电层16。随后，根据本公开的方法，通过光致抗蚀剂层的底部和顶部曝光(步骤408)来对包括第二栅极导电层16和第二栅极介电层15的栅极堆叠进行图案化(步骤409)。该图案化(步骤409)使用一系列干蚀刻步骤(cf4和sf6化学过程)来完成。之后，在150℃下借助pecvd来沉积400nm厚的sinx介电层17(步骤411)。接触开口(步骤412)使用一系列的干和湿蚀刻步骤来完成。该接触开口步骤被组合以接触底栅电极12和顶栅电极161两者以及源极区域141和漏极区域142。接下来，使用干蚀刻和湿蚀刻步骤来沉积并图案化10nmti/80nmalsi/10nmti堆叠(步骤413)，以由此形成源极接触191、漏极接触192、底栅接触193和顶栅接触194。最后，在250℃下将样品在n2气氛中退火达1小时。图10示出了在vds＝10v时的ids相对于vgs传递特性，而图11示出了针对如上所述制造的双栅极薄膜晶体管(圆圈)测得的在vgs＝10v时的ids相对于vds输出特性。晶体管具有15微米/5微米的w/l比率。作为参考，针对相同的器件示出了类似的特性，但是在测量期间分别仅使用背栅(三角形)以及仅使用顶栅(正方形)。与单栅极tft相比，本公开的双栅极tft显示出更陡峭的亚阈值斜率ss-1和较高的导通电流ion。此外，对于本公开的双栅极tft，接近零伏特的导通电压von被获得。所测得的ss-1、ion和von值的概览在表1中给出。测量ss-1[v/10]ion[10-6a]von[v]双栅极0.24332-2.8仅背栅0.39158-6.4仅顶栅0.2936-4.0表1以上描述详述了本公开的特定实施例。然而，将领会无论上文在文本中如何详细地显现，本公开可以许多方式实践。应当注意，在描述本公开的特定特征或方面时特定术语的使用不应用于暗示该术语在本文中重新定义以限于包括该术语相关联的本公开的特征或方面的任何具体特性。可以理解，尽管本文针对根据本公开的器件讨论了优选实施例、具体结构和配置以及材料，但是可做出形式和细节上的各种改变或修改而不背离本发明的范围和精神。例如，在本公开范围内可对所述方法增删步骤。鉴于以上详细描述以及本公开的概述已经集中于器件制作方法，本公开还涉及使用根据如上所述的实施例中的任一个实施例的方法而获得的器件。当前第1页12