半导体器件的制作方法

相关申请的交叉引用

于2016年5月31日提交的日本专利申请公开no.2016-108367的公开内容通过引用合并于本文中，包括说明书、附图和摘要。

本公开内容涉及半导体器件，具体涉及esd(静电放电)保护。

背景技术：

在半导体器件中，设置静电保护元件以防止内部电路被静电破坏。例如，由二极管、晶闸管(scr：硅控整流器)等形成的静电保护元件被耦合在提供电源电位的布线(电源电位线)和提供接地电位(接地电位线)的布线之间。当在电源电位线和接地电位线之间施加静电时，静电通过静电保护元件被放电，并且不会对内部电路施加过大的电压，从而可以防止内部电路被破坏。

在这方面，日本未审查专利申请公开no.2003-23084公开了可以输入负电位的配置。

技术实现要素：

另一方面，在电压范围大使得输入负电压的配置的情况下，需要增加接地电位线侧和电源电位线侧上的二极管的级数并且二极管的数量增加，从而存在布局区域增加的问题。

本公开内容旨在解决上述问题，并且本公开内容的目的是提供一种能够以简单配置保持esd抗扰性的半导体器件。

从本说明书和附图的描述中，其他目的和新颖特征将变得显而易见。

根据一个实施例，一种半导体器件包括：电源布线；接地布线；耦合在所述电源布线和所述接地布线之间的输入电路；输入焊盘，其与所述输入电路耦合，并且可以向其输入低于提供给所述接地布线的电压的负电压；设置在所述接地布线和所述输入焊盘之间的多个第一二极管；以及设置在所述输入焊盘和所述电源布线之间的第二二极管。所述第二二极管的反向偏置击穿电压大于所述第一二极管中的每一个的反向偏置击穿电压。

根据实施例，可以以简单配置保持esd抗扰性。

附图说明

图1是用于说明基于第一实施例的整个半导体器件1的图。

图2是用于说明基于第一实施例的i/o单元500和电源单元600的电路配置的图。

图3是用于说明流经焊盘sp的电流的路径的图。

图4是用于说明保护二极管d1和d2的二极管特性的图。

图5是保护二极管d1和d2的电路配置图。

图6是用于说明基于第二实施例的保护二极管的配置的图。

具体实施方式

将参考附图详细描述实施例。在附图中对相同或对应的部分赋予相同的附图标记，并且不再重复其描述。在实施例中，半导体器件表示以下中的任何一个：形成为使得集成电子电路的半导体晶片、通过将半导体晶片分割成单独的片而形成的每个半导体芯片、以及其中通过树脂等封装有单个或多个半导体芯片的器件。

第一实施例

图1是用于说明基于第一实施例的整个半导体器件1的图。

如图1所示，半导体器件1包括设置在外周区域中的周边i/o区域4和布置在内部区域中并形成为具有预定功能的asic(专用集成电路)的核心逻辑区域2。

周边i/o区域4设置有作为信号的输入/输出接口的i/o单元500和接收外部电源的输入的电源单元600。这里示出了电源线vm和接地线gm被布置在外周区域中的情况。焊盘vp和焊盘gp是电源焊盘和接地焊盘，并且耦合到电源单元600。焊盘sp是信号焊盘并耦合到i/o单元500。焊盘vp、gp和sp设置在图1的半导体器件1的外围上。

图2是用于说明基于第一实施例的i/o单元500和电源单元600的电路配置的图。

如图2所示，i/o单元500包括保护二极管d1和d2、p沟道mos晶体管502、n沟道mos晶体管506、驱动器504和508、电阻器510和输入/输出电路520。

焊盘sp与节点n4耦合。保护二极管d1设置在节点n4和电源线vm之间。保护二极管d1的阳极与节点n4耦合，并且保护二极管d1的阴极与电源线vm耦合。这里，焊盘sp是输入/输出焊盘。焊盘sp可以接收输入信号并输出输出信号。

在节点n4和接地线gm之间设置多(三)级保护二极管d2。保护二极管d2的阳极侧与接地线gm耦合，并且保护二极管d2的阴极侧与节点n4耦合。电阻器510设置在节点n4和输入电路522之间。

p沟道mos晶体管502与保护二极管d1并联设置，并且通过电阻器510串联耦合在节点n4和电源线vm之间。p沟道mos晶体管502接收驱动器的信号的输入。驱动器504和508包括偶数个反相器。从电源线vm和接地线gm向驱动器504和508供电。

n沟道mos晶体管506与保护二极管d2并联设置，并且通过电阻器510串联耦合在节点n4和接地线gm之间。n沟道mos晶体管506接收驱动器508的信号的输入。

输入/输出电路520设置在电源线vm和接地线gm之间。

输入/输出电路520包括对驱动器504和508进行驱动的输出逻辑521、通过电阻器510处理来自焊盘sp的输入信号的输入电路522以及增加或减小信号电平的电压的电平移位器523。

根据来自输出逻辑521的信号来驱动驱动器504和508中的任何一个。然后，p沟道mos晶体管502或n沟道mos晶体管506导通，并从焊盘sp输出信号。

电源单元600包括形成功率钳位电路(保护电路)的n沟道mos晶体管604、反相器603、电阻元件602和609、电容元件610、p沟道mos晶体管606、607和608以及n沟道mos晶体管611。二极管601是n沟道mos晶体管604的寄生二极管。

二极管601的阳极与接地线gm耦合，并且二极管601的阴极与电源线vm耦合。

n沟道mos晶体管604耦合在电源线vm和接地线gm之间，并且n沟道mos晶体管604的栅极与反相器603的节点n2耦合。

p沟道mos晶体管606与电源线vm和接地线gm之间的电阻元件609和n沟道mos晶体管611串联耦合。

p沟道mos晶体管606设置在电源线vm和节点n0之间，p沟道mos晶体管606的栅极与节点n0耦合。电阻元件609与p沟道mos晶体管606串联耦合，电阻元件609的一端与节点n0耦合。另一端与n沟道mos晶体管611耦合。n沟道mos晶体管611耦合在电阻元件609和接地线gm之间，并且n沟道mos晶体管611的栅极与节点n2耦合。

p沟道mos晶体管607设置在电源线vm和节点n1之间，以与p沟道mos晶体管606形成电流镜电路。p沟道mos晶体管607的栅极与节点n0耦合。电容元件610通过电源线vm和接地线gm之间的节点n1而与p沟道mos晶体管607串联耦合。

反相器603接收来自节点n1的输入，并将节点n1的反相信号输出到节点n2。虽然没有示出反相器603的电源，但是从电源线vm和接地线gm供给反相器603的电源，对于其它实施例也是如此。

电阻元件602耦合在节点n2和接地线gm之间。反相器603的输出通过电阻元件602被下拉到接地线gm，从而当反相器603的输出以不期望的方式变化时，可以抑制n沟道mos晶体管604的栅极输入的变化。

n沟道mos晶体管611用作激活由p沟道mos晶体管606和607以及电阻元件609形成的电流镜电路的元件。当n沟道mos晶体管611导通时，电流镜电路被激活。另一方面，当n沟道mos晶体管611截止时，电流镜电路被去激活。这里，电流镜电路的激活是通过使电流流过包括在电流镜电路中的晶体管来使电流镜电路工作，对于其它实施例也是如此。

p沟道mos晶体管608与p沟道mos晶体管607并联耦合在电源线vm和节点n1之间，并且p沟道mos晶体管608的栅极与节点n2耦合。p沟道mos晶体管608与n沟道mos晶体管611互补操作。换句话说，当n沟道mos晶体管611导通时，p沟道mos晶体管608截止。另一方面，在n沟道mos晶体管611截止的稳定状态下，p沟道mos晶体管608导通，并且将电源线vm与节点n1耦合，使得可以抑制节点n1的不期望的变化。

这里，功率钳位电路的配置被描述为电源单元600的示例。然而，并不特别地限于此，而是可以形成另一电路。

这里，将描述esd电流流(施加)到焊盘vp的情况。

在稳定状态下，将反相器603的节点n2设定为低电平。因此，n沟道mos晶体管604截止。p沟道mos晶体管608导通。节点n2为低电平，使得n沟道mos晶体管611导通，并且电流镜电路被去激活。

另一方面，当由于esd电流引起的高电压被施加到焊盘vp时，电源线vm的电平直接随之改变。因此，包括在反相器603中的p沟道mos晶体管的栅极和源极之间暂时出现电位差(vgs)，并且p沟道mos晶体管导通。因此，节点n2的电平暂时从低电平变为高电平。

当节点n2的栅极电位改变时，n沟道mos晶体管604导通，电源线vm的高电压被释放到接地线gm。

此外，当节点n2的电平变为高电平时，p沟道mos晶体管608截止。此外，n沟道mos晶体管611导通，并且电流镜电路工作。

当电流镜电路被激活时，电流通过p沟道mos晶体管607从电源线vm流入与节点n1耦合的电容元件610。此时，节点n1的电平变化上升，同时根据时间常数延迟。当节点n1的电位超过反相器603的阈值时，反相器603的n沟道mos晶体管导通。因此，节点n2的电平再次转换到低电平。

当节点n2的栅极电位改变时，n沟道mos晶体管604截止，并且从电源线vm外流到接地线gm的电流停止。此外，n沟道mos晶体管611截止，并且电流镜电路被去激活。此外，p沟道mos晶体管608导通，并且节点n1和电源线vm电耦合。从而恢复稳定状态。

这里，将考虑到其中输入到焊盘sp的电压电平低于接地线gm的电压电平的情况。

图3是用于说明流经焊盘sp的电流的路径的图。

如图3所示，当输入到焊盘sp的电压电平低于接地线gm的电压电平时，esd电流通过二极管d2流入焊盘sp。

因此，在本配置中，设置有多个二极管d2，以抑制输入到焊盘sp的电流。

然而，在esd电流流动的本配置中，可以向设置在节点n4和电源线vm之间的保护二极管d1施加高反向偏置电压。

因此，当多级保护二极管d1设置在电源线侧时，电路元件的数量增加，导致电路面积的增加。

因此，根据第一实施例的配置改变了保护二极管d1和保护二极管d2的二极管特性。

图4是用于说明保护二极管d1和d2的二极管特性的图。

如图4所示，示出了保护二极管d1的特性线la和保护二极管d2的特性线lb。

保护二极管d1的特性线la和保护二极管d2的特性线lb的反向偏置击穿电压(结耐受电压)彼此不同。

具体而言，示出了保护二极管d1的特性线la的反向偏置击穿电压(结耐受电压)高于保护二极管d2的特性线lb的反向偏置击穿电压(结耐受电压)的情况。

提供具有特性线la的保护二极管d1，使得可以在不增加保护二极管d1的数量的情况下保护保护二极管d1。

因此，可以在不增加保护二极管d1的数量和面积的情况下实现能够以简单配置保持eds抗扰性的半导体器件。

图5是保护二极管d1和d2的电路配置图。

如图5所示，可以将保护二极管d1和d2形成为mos晶体管。通过将保护二极管d1和d2形成为mos晶体管，可以通过使用简单的配置来减小保护二极管d1和d2的面积。

具体地，保护二极管d1由p沟道mos晶体管pt形成，其中源极与栅极耦合。保护二极管d2由n沟道mos晶体管nt形成，其中源极与栅极耦合。通过上述配置，可以通过mos晶体管的骤回(snapback)操作来保持高的esd抗扰性。

此外，作为提高保护二极管d1的反向偏置击穿电压的方法，可以调整晶体管的阱密度。

具体地说，在进行工艺调整时，保护二极管d1的阱密度可以设定为低于保护二极管d2的阱密度。

第二实施例

在上述第一实施例中，描述了当输入到焊盘sp的电压电平低于接地线gm的电压电平时保持esd抗扰性的配置。

另一方面，考虑其中输入到焊盘sp的电压电平高于电源线vm的电压电平的情况。

图6是用于说明基于第二实施例的保护二极管的配置的图。

参考图6，当输入到焊盘sp的电压电平高于电源线vm的电压电平时，保护二极管d1被替换为保护二极管d1#，并且保护二极管d1#设置在节点n4和接地线gm之间。此外，保护二极管d2被保护二极管d2#替代，并且在节点n4和电源线vm之间提供多(三)级保护二极管d2#。上述各点与第一实施例不同。其他组件与第一实施例中的组件相同，因此将不重复其描述。

在本配置的情况下，当输入到焊盘sp的电压电平高于电源线vm的电压电平时，esd电流通过二极管d2#流入电源线vm。

因此，在本配置中，设置多个二极管d2#，以抑制流入电源线vm的电流。

可以向提供在节点n4和接地线vm之间的保护二极管d1#施加高反向偏置电压。

因此，当在接地线侧设置多级保护二极管d1#时，电路元件的数量增加，导致电路面积的增大。

因此，根据第二实施例的配置改变了保护二极管d1#和保护二极管d2#的二极管特性。

具体地，如第一实施例所述，保护二极管d1#的反向偏置击穿电压(结耐受电压)设定为高于保护二极管d2#的反向偏置击穿电压(结合耐受电压)。通过提供保护二极管d1#，可以在不增加保护二极管d1#的数量的情况下保护保护二极管d1#。

因此，可以在不增加保护二极管d1#的数量和面积的情况下实现能够以简单的配置保持eds抗扰性的半导体器件。

尽管已经基于实施例具体描述了本公开内容，但是不用说，本公开内容不限于实施例，而是可以在不脱离本发明的范围的情况下进行各种修改。