一种TFT阵列基板及其制作方法与流程

本发明涉及显示技术领域，特别是涉及一种tft阵列基板及其制作方法。

背景技术：

在有源阵列显示装置中，由于采用dualgatetft(双栅极晶体管)比single-gatetft(单栅极薄膜晶体管)具有较高的迁移率，较大的开态电流，更小的亚阈值摆幅，阈值电压(vth)稳定性和均匀性好等优点，可以较好的控制阈值电压偏移，从而更好的保证显示面板的显示品质。特别是对于amoled(activematrixorganiclightemittingdiode；有源矩阵有机发光二极体)显示装置，阈值电压的重要性更为突出，稳定、均匀的阈值电压可以使amoled的显示亮度更均匀，显示品质较高。然而，传统的dual-gatetft阵列基板的制造方法的底栅电极对应的缓冲层的厚度过厚，影响底栅电极对整个阵列基板性能的控制能力，进而影响显示面板的整体性能。

技术实现要素：

有鉴于此，本发明提供一种tft阵列基板及其制作方法，实现减薄底栅电极对应的缓冲层区域的厚度以作为底栅绝缘层，提高底栅电极对阵列基板的性能的控制能力。

为解决上述问题，本发明的实施例提供一种tft阵列基板的制作方法，包括：提供一基板；在基板上沉积遮光金属层，对遮光金属层进行图案化处理，以形成底栅电极；在底栅电极及基板上沉积缓冲层，对缓冲层进行图案化处理，以使得底栅电极上方的缓冲层被薄化；在缓冲层上沉积半导体层，对半导体层进行图案化处理，以在缓冲层的薄化区域内形成与底栅电极相对设置的半导体图案。

为解决上述问题，本发明的另一实施例提供一种tft阵列基板，包括：基板；底栅电极，形成在基板上；缓冲层，用于覆盖底栅电极和基板，其中缓冲层设置有位于底栅电极的薄化区域；半导体图案，形成于薄化区域内且与底栅电极相对设置。

通过上述方案，本发明的有益效果是：区别于现有技术，本发明的tft阵列基板的通过在基板上沉积遮光金属层，对该遮光金属层进行图案化处理以形成底栅电极，进而在具有底栅电极的基板上沉积缓冲层并对该缓冲层进行图案化处理，以使得对应于底栅电极上方的缓冲层薄化，在缓冲层上进一步沉积半导体层并对该半导体层图案化处理后，使得在缓冲层的薄化区域内形成与底栅电极相对设置的半导体图案。因此，本发明的tft阵列基板的薄化区域的缓冲层可用作底栅电极对应的底栅绝缘层，提高底栅电极对整个阵列基板的性能的控制。

附图说明

为了更清楚地说明本发明实施方式中的技术方案，下面将对实施方式描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。其中：

图1是本发明一实施例的阵列基板的制作方法的流程示意图；

图2是本发明又一实施例的阵列基板的制作方法的流程示意图；

图3-图13是采用图2的制作方法制作阵列基板的制作工艺示意图。

具体实施方式

下面将结合本发明实施方式中的附图，对本发明实施方式中的技术方案进行清楚、完整地描述，显然，所描述的实施方式仅仅是本发明一部分实施方式，而不是全部实施方式。基于本发明中的实施方式，本领域普通技术人员在没有做出创造性的劳动前提下所获得的所有其他实施方式，都属于本发明保护的范围。

请参看图1，图1是本发明tft阵列基板的制作方法的第一实施方式的流程示意图，如图1所示，本实施方式的tft阵列基板的制作方法包括：

s101：提供一基板100。

基板100为透明基板，可选为玻璃基板、塑料基板或其他合适材质的可挠性基板，在此不作限制。

s102：在基板100上沉积遮光金属层110，并对遮光金属层110进行图案化处理，以形成底栅电极101。

在基板100上溅射一层遮光金属层110，遮光金属层110的材料包括但不限于为钼、铝、铜、钛等金属材料中的一种或多种的堆栈组合。

对该遮光金属层110进行图案化处理，以形成底栅电极101。

s103：在底栅电极101及基板100上沉积缓冲层120，并对缓冲层120进行图案化处理，以使得底栅电极101上方的缓冲层120被薄化。

在形成有底栅电极101的基板100上进一步沉积缓冲层120，缓冲层120的材料可选为氧化硅和/或氮化硅，并对该缓冲层120进行图案化处理，使得对应于底栅电极101上方的缓冲层120被薄化。

s104：在缓冲层120上沉积半导体层，并对半导体层进行图案化处理。

在缓冲层120上沉积半导体层(图未示)，半导体层的材料可选为金属氧化物半导体，利用其较高的电子迁移率及与非晶硅制程的相容性较高，以达到简化制程，降低生产成本的目的。

对半导体层进行图案化处理，以在缓冲层120的薄化区域内形成与底栅电极101相对设置的半导体图案102。

因此，本实施例中，通过对底栅电极101对应上方的缓冲层120进行薄化处理，以使得缓冲层120对应于底栅电极101的位置被薄化，可提高底栅电极101对阵列基板200性能的控制。

请进一步参看图2，图2的实施例是在图1的实施例的基础上作进一步描述。如图2所示，本实施例的阵列基板200的制作方法包括：

s201：提供一基板100。

s202：在基板100上沉积遮光金属层110，并对遮光金属层110进行图案化处理，以形成底栅电极101。

其中，步骤s201-s202与上述实施例的步骤s101-s102类似，在此不再赘述。需要说明的是，本实施例与上述实施例的基板100及遮光金属层110的材料与上述实施例的基板100及遮光金属层110的材料可相同或不同。

s203：在底栅电极101及基板100上沉积缓冲层120，并对缓冲层120进行图案化处理，以使得底栅电极101上方的缓冲层120被薄化。

在具有底栅电极101的基板100上沉积缓冲层120，缓冲层120的材料可选为氧化硅或氮化硅中的一种或组合。本实施例中，沉积缓冲层120可为后续沉积半导体层(图未示)提供一个良好的界面，沉积的缓冲层120的厚度设计为可防止基板100上的碱金属离子等杂质污染半导体层为宜。

采用一道掩膜工艺对缓冲层120进行曝光、显影及刻蚀，以使得底栅电极101上方的缓冲层120被薄化，其中，缓冲层120的薄化区域的厚度设置成使得缓冲层120的薄化区域作为底栅电极101与后续形成的半导体图案102之间的底栅绝缘层121，从而提高底栅电极101对阵列基板200性能的控制。

s204：在缓冲层120上沉积半导体层，并对半导体层进行图案化处理。

在缓冲层120上沉积半导体层，半导体层的材料可选为金属氧化物半导体。

采用一道掩膜工艺对该半导体层进行图案化处理，以在缓冲层120的薄化区域内形成与底栅电极101相对设置的半导体图案102，使得缓冲层120的薄化区域作为底栅电极101与半导体图案102之间的底栅绝缘层121。

其中，步骤s201-步骤s204，分别采用一道掩膜工艺对缓冲层120进行图案化处理所使用的掩膜与对半导体层进行图案化处理所使用的掩膜或对遮光金属层110进行图案化处理所使用的掩膜为同一掩膜，进而简化制程，节省掩膜成本。

本实施例中对缓冲层120进行图案化处理所使用的掩膜与对半导体层进行图案化处理所使用的掩膜及对遮光金属层110进行图案化处理所使用的掩膜为同一掩膜。而由于对遮光金属层110及对半导体进行刻蚀的区域与对缓冲层120进行刻蚀的区域不同，因此，本实施例中可通过设定对半导体层进行图案化处理所使用的光阻层及对遮光金属层110进行图案化处理所使用的光阻层为正性光阻层和负性光阻层中的一个，而对缓冲层120进行图案化处理所使用的光阻层为正性光阻层和负性光阻层中的另一个，从而实现在不增加新的掩膜的前提下对缓冲层120与对遮光金属层110及对半导体层的不同区域进行显影刻蚀。

在一个具体实施例中，步骤s202，请参阅图3-图4，在基板100上沉积一层遮光金属层110，并在遮光金属层110上沉积一层光阻层(图未示)。可选地，遮光金属层110的厚度约为100nm，材料为钼，光阻层为正性光阻层。

采用掩膜(图未示)对该正性光阻层进行曝光显影，其中，掩膜包括透光部及遮光部，掩膜的遮光部对应待刻蚀成底栅电极的区域101'，透光部对应除了对应待刻蚀成底栅电极的区域101'以外的其他区域，利用掩膜对该正性光阻层进行曝光显影后，获得覆盖对应于待刻蚀成底栅电极区域101'的正性光阻图案201，如图3所示。

利用对该正性光阻图案201对遮光金属层110进行刻蚀，使得遮光金属层110图案化，即使得待刻蚀成底栅电极的区域101'被保留下来形成底栅电极101，而未被正性光阻图案201覆盖的遮光金属层110被刻蚀掉，然后去除该正性光阻图案201，形成位于基板100上方的底栅电极101，如图4所示。

步骤s203，请参阅图5-图6，采用化学气相沉积法在形成有底栅电极101的基板100上沉积缓冲层120，缓冲层120材料选为氧化硅，其厚度约为300nm。缓冲层120在本实施例的作用是可使得后续沉积半导体层有一个良好的界面，并且其厚度的设计可以防止基板100上的碱金属等离子污染后续沉积的半导体层。

在缓冲层120上方沉积一层光阻层(图未示)，光阻层为负性光阻层。

采用掩膜对该负性光阻层进行曝光显影，使掩膜的遮光部对应于待薄化区域。在本实施例中，为了简化制程，同时也为了便于进行自对准操作，本实施例中通过采用遮光金属形成底栅电极101，而由于缓冲层120的材料特性，缓冲层120是透明的，因此，本实施例中可采用自对准技术，使得掩膜的遮光部对应于底栅电极101的区域，透光部对应于除了底栅电极101区域以外的其他区域。利用掩膜对该负性光阻层进行曝光显影后，获得覆盖对应于除底栅电极101区域以外的其他区域的负性光阻图案301，如图5所示。

利用该负性光阻图案301对缓冲层120进行刻蚀，使得未被负性光阻图案301所覆盖缓冲层120的区域被薄化而被负性光阻图案301所覆盖的缓冲层120的区域的厚度得以保留，即使得对应于底栅电极101上方的缓冲层120被薄化，薄化区域作为底栅电极101的底栅绝缘层121，去除负性光阻图案301，形成覆盖底栅电极101的缓冲层120，且缓冲层120对应于底栅电极101的区域被薄化以作为底栅绝缘层121，如图6所示。

在本实施例中，底栅绝缘层121的厚度是可调控的。具体地，可通过采用干法刻蚀法对缓冲层120进行图案化处理，通过控制干刻时等离子体的功率及刻蚀速度，从而实现可控调整需要保留下来作为缓冲层120的薄化区域的厚度。其中，缓冲层120的薄化区域的厚度以适合作为双栅结构的阵列基板200的底栅绝缘层121为宜，以实现提高底栅电极101对整个阵列基板200性能的控制能力。

因此，本实施例中采用同一道掩膜便可图案化形成底栅电极101，同时可将对应于底栅电极101上方的缓冲层120进行薄化处理，只需要将覆盖于底栅电极101上方的光阻层与覆盖于缓冲层120上方的光阻层设置为不同的光阻即可，而无需重新设计掩膜，降低生成成本。并且，通过采用遮光金属层110制作底栅电极101，也方便在进行掩膜制程中实行自对准工艺，提高对准精度，提高生产效率。此外，通过控制干刻时等离子体的功率及刻蚀的速度可实现调控缓冲层120的薄化区域的厚度，可以降低缓冲层120的薄化区域被刻蚀过度或者薄化区域的厚度过厚而无法实现提高底栅电极101对整个阵列基板200性能的控制能力的风险。

步骤s204，请参阅图7，在缓冲层120上沉积半导体层，并在半导体层上方沉积一层光阻层。其中，半导体层的材料可选为igzo(indiumgalliumzincoxide；铟镓锌氧化物)，厚度为约60nm，光阻层为正性光阻层。

采用掩膜对半导体层进行图案化处理，其制程与制作底栅电极101的制程类似，掩膜的遮光部对应于薄化区域，透光部对应于除了薄化区域以外的其他区域。利用掩膜对半导体层进行曝光、显影及刻蚀后，在缓冲层120的薄化区域内形成与底栅电极101相对设置的半导体图案102。

在又一个具体实施例中，与上述实施例的区别在于，在遮光金属层110上方覆盖负性光阻层，在缓冲层120上方覆盖正性光阻层，在半导体层上方覆盖负性光阻层。然后采用同一道掩膜分别对遮光金属层110上的负性光阻层、缓冲层120上的正性光阻层及半导体层上的负性光阻层进行曝光、显影及刻蚀，获得与上述实施例相同结构的阵列基板200。其中，对于遮光金属层110上方覆盖的负性光阻层及对于半导体层上方覆盖的负性光阻层，掩膜的透光部对应于待蚀刻成底栅电极101的区域，遮光部对应于除待蚀刻成底栅电极的区域'以外的其他区域，而对于缓冲层120上方覆盖的正性光阻层，掩膜的透光区域对应于缓冲层120的待薄化区域。其显影刻蚀过程与上述实施例类似，在此不再赘述。

s205：在半导体图案102及缓冲层120上沉积顶栅绝缘层(图未示)和顶栅金属层(图未示)，并至少对顶栅金属层进行图案化处理。

具体地，使用化学气相沉积法在半导体图案102及缓冲层120上沉积顶栅绝缘层，并在顶栅绝缘层上方溅射一层顶栅金属层。其中，顶栅绝缘层的材料可以为氧化硅和/或氯化硅，顶栅绝缘层的厚度为约150nm，顶栅金属层的材料可以为铜、钼、钛、铝等金属中的一种或多种的堆栈，且顶栅金属层的材料可与底栅电极101的材料相同或不同。

采用一道掩膜工艺至少对顶栅金属层进行图案化处理，以形成与半导体图案102相对设置的顶栅电极104。本实施例中，为优化设计，同时为了防止顶栅绝缘层影响底栅电极101及半导体图案102对整个阵列基板200的性能，采用掩膜同时对顶栅绝缘层及顶栅金属层同时进行图案化处理，以形成顶栅绝缘层图案103及顶栅电极104，顶栅绝缘层图案103及顶栅电极104未完全覆盖半导体图案102，如图8所示，顶栅绝缘层图案103及顶栅电极104覆盖于半导体图案102的中间区域。

s206：以顶栅电极104作为掩膜，对金属氧化物半导体图案102的位于顶栅电极104两侧的区域进行导体化。

具体地，由于半导体图案102为金属氧化物半导体图案102，并且为了降低生产成本，本实施例可采用图案化处理后的顶栅电极104作为掩膜，对金属氧化物半导体图案102的位于顶栅电极104两侧的区域进行导体化。例如，采用顶栅电极104作为掩膜板，采用自动对准调整技术对金属氧化物半导体图案102的两侧区域进行激光导体化处理，使得金属氧化物半导体图案102的两侧区域导体化，如图9所示。因此，本实施例无需设计额外的掩膜以对半导体图案102进行导体化，降低制程成本。

s207：在顶栅电极104、金属氧化物半导体图案102及缓冲层120上沉积层间介质层130，并对层间介质层130进行图案化处理。

采用气相沉积法在顶栅电极104、金属氧化物半导体图案102及缓冲层120上沉积一层层间介质层130，层间介质层130的材料可选为氧化硅、氮化硅或两者的组合，厚度为约400nm。

采用一道掩膜工艺对层间介质层130进行图案化处理，以形成分别位于金属氧化物半导体图案102两侧区域的第一过孔131及第二过孔132，如图10所示。

s208：在层间介质层130上沉积源/漏极金属层(图未示)，并对源/漏极金属层进行图案化处理，以形成分别位于顶栅电极104两侧的源极142及漏极141。

在层间介质层130上沉积源/漏极金属层，通过一道掩膜工艺对该源/漏极金属层进行图案化处理，以形成分别位于顶栅电极104的两侧的源极142及漏极141，并且漏极141及源极142分别通过第一过孔131及第二过孔132与金属氧化物半导体图案102的两侧区域电连接，即源极142及漏极141分别与金属氧化物半导体图案102两侧的导体电连接，如图11所示。

s209：在源极142、漏极141及层间介质层130上沉积钝化层150，并对钝化层150进行图案化处理。

在源极142、漏极141及层间介质层130上沉积钝化层150，钝化层150的材料可选为氧化硅和/或氮化硅，厚度为约200nm。

并采用一道掩膜工艺对钝化层150进行图案化处理，以形成与源极142或漏极141对应的第三过孔151，如图12所示。

s210：在钝化层150上沉积透明导电层(图未示)，并对透明导电层进行图案化处理，以形成像素电极105。

在钝化层150上溅射一层透明导电层，透明导电层的材料可选为ito(indiumtinoxide；氧化铟锡)，采用一道掩膜工艺对透明导电层进行图案化处理，以形成像素电极105，并且该像素电极105通过第三过孔151与源极142或漏极141电连接。如图13所示，像素电极105通过第三过孔151与源极142电连接。

至此，完成了本实施例中阵列基板200各层的制作，需要注意的是，在本实施例中所描述的阵列基板200各部分层的厚度数据值，如遮光金属层110的厚度约为100nm及缓冲层120的厚度约为300nm等，本领域技术人员可理解这些数据值仅为举例说明，本发明不应以此为限制，在其他实施例中，阵列基板200的各层的厚度可采用其他数据值。

并且，在其他实施例中，若阵列基板200为amoled的tft背板，则还需要在钝化层150上进一步覆盖一层平坦层(图未示)，并通过一道掩膜工艺对钝化层150进行图案化处理，以形成与第三过孔151连通的第四过孔(图未示)。像素电极105形成于平坦层上，并且通过该第四过孔及第三过孔151与源极142或漏极141电连接。

因此，本实施例的双栅极氧化物半导体阵列基板200100的制作，可通过同一道掩膜实现对底栅电极101、缓冲层120及半导体层的图案化处理，并且通过顶栅电极104作为掩膜，可以实现对半导体图案102两侧区域的导体化处理，上述制程均无需设计新的掩膜，减少掩膜数量，提高生产效率，降低生产成本。并且，本实施例的缓冲层120既可用作底栅绝缘层121，又可作为缓冲层120实现双重作用，通过对底栅电极101对应区域的缓冲层120进行薄化处理，且可控调整薄化区域的缓冲层120的厚度，使得薄化区域适合作为底栅绝缘层121，提高底栅电极101对整个阵列基板200性能的控制能力，而缓冲层120的其他未被薄化的区域还可以防止基板100上的碱金属等离子污染后续沉积的半导体层，提高有源阵列基板200的整体性能。

本发明还提供一种tft阵列基板200，该阵列基板200采用上述方式制作而成，如图13所示，其包括有基板100、形成于基板100上的底栅电极101、覆盖底栅电极101及基板100的缓冲层120及与半导体图案102。其中，缓冲层120上设置有对应于底栅电极101上方的薄化区域，半导体图案102设置于薄化区域内且与底栅电极101相对设置。

其中，在本实施例中，缓冲层120的薄化区域的厚度设置成使得缓冲层120的薄化区域作为底栅电极101与半导体图案102之间的底栅绝缘层121，因此，本实施例的阵列基板200100的缓冲层120即可实现作为底栅绝缘层121的作用，还可用作缓冲作用，其薄化区域作为底栅绝缘层121，可提高底栅电极101对整个阵列基板200性能的控制能力，而缓冲层120的其他区域可防止基板100上的碱金属离子等杂质污染半导体图案102。

综上所述，区域别于现有技术，本发明的阵列基板的制作，通过采用遮光金属层图案化处理后形成底栅电极，进而在底栅电极及基板上沉积缓冲层，并对缓冲层进行图案化处理，使得底栅电极上方的缓冲层被薄化，进一步在缓冲层上沉积半导体层并对该半导体层进行图案化处理，从而在缓冲层的薄化区域内形成与底栅电极相对设置的半导体图案，因此，本实施例的缓冲层通过薄化设计，既可使得薄化区域作为底栅电极的底栅绝缘层，提高底栅电极对整个阵列基板的性能的控制能力，又使得缓冲层的其他区域保持一定的厚度，防止基板上的碱金属等离子杂质污染半导体层。

以上所述仅为本发明的实施方式，并非因此限制本发明的专利范围，凡是利用本发明说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本发明的专利保护范围内。