半导体装置及其制造方法与流程

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本申请享有以美国临时专利申请62/306,216号(申请日：2016年3月10日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。

实施方式涉及一种半导体装置及其制造方法。

背景技术：

提出了一种三维构造的存储设备，该存储设备是在多个电极层积层而成的积层体上形成着存储孔洞(memoryhole)，且在该存储孔洞内，沿着积层体的积层方向延伸而设置着电荷累积膜及半导体膜。存储设备具有串联连接在漏极侧选择晶体管与源极侧选择晶体管之间的多个存储单元。存储单元的漏极经由漏极侧选择晶体管电连接于位线。存储单元的源极经由源极侧选择晶体管电连接于源极线。一般来讲，源极线是在积层体的内部形成狭缝而设置在该狭缝内。与此相对地，对将源极线嵌入到积层体的下方的嵌入式源极线进行了研究。但是在使用嵌入式源极线的情况下，必须相对于例如每1指而逐一设置向衬底供给电压的局部配线。因此，阻碍了存储单元阵列的平面尺寸的缩小。希望在使用嵌入式源极线的情况下也能缩小存储单元阵列的平面尺寸。

技术实现要素：

实施方式提供一种在使用嵌入式源极线的情况下也能使存储单元阵列的平面尺寸缩小的半导体装置及其制造方法。

实施方式的半导体装置包含第1配线部、第1导电型的第1半导体区域、积层体、柱状部、多个第1绝缘部、及多个半导体区域列。第1配线部隔着第1绝缘膜设置在衬底上。第1半导体区域隔着第2绝缘膜设置在第1配线部上。积层体设置在第1半导体区域上。积层体包含交替地积层的多个第3绝缘膜及多个电极层。柱状部设置在积层体内。柱状部沿着积层体的积层方向延伸。柱状部包含半导体主体及电荷累积膜。半导体主体与第1半导体区域相接。多个第1绝缘部设置在积层体内。多个第1绝缘部沿着积层方向、及与积层方向交叉的第1方向延伸。多个第1绝缘部与第1半导体区域相接。多个半导体区域列设置在第1半导体区域内。多个半导体区域列分别包含相互的第2导电型的多个第2半导体区域。多个第2半导体区域设置在多个第1绝缘部的下方，且沿着第1绝缘部在第1方向上排列。多个第2半导体区域与第1配线部电连接。

附图说明

图1是第1实施方式的半导体装置的存储单元阵列的示意立体图。

图2是第1实施方式的半导体装置的存储单元阵列的示意俯视图。

图3是沿着图2中的3-3线的剖视图。

图4是沿着图2中的4-4线的剖视图。

图5是沿着图2中的5-5线的剖视图。

图6是将柱状部cl放大而表示的示意剖视图。

图7是第1实施方式的半导体装置的第1半导体区域的示意俯视图。

图8是将图7中的框a内放大而表示的示意俯视图。

图9是对参考例与第1实施方式加以比较而表示的示意俯视图。

图10是第2实施方式的半导体装置的存储单元阵列的示意俯视图。

图11～图21是表示第2实施方式的半导体装置的制造方法的示意剖视图。

图22是第2实施方式的半导体装置的示意俯视图。

图23是表示第3实施方式的删除动作的第1例的示意等效电路图。

图24是表示第3实施方式的删除动作的第2例的示意等效电路图。

图25是第4实施方式的半导体装置的存储单元阵列的示意剖视图。

图26是对参考例与第4实施方式加以比较而表示的示意剖视图。

图27是第5实施方式的半导体装置的存储单元阵列的示意剖视图。

具体实施方式

以下，参照附图，对实施方式进行说明。另外，在各附图中，对相同的要素标注着相同的符号。实施方式的半导体装置是具有存储单元阵列的半导体存储装置。

＜第1实施方式＞

图1是第1实施方式的半导体装置的存储单元阵列1的示意立体图。在图1中，将与衬底10的主面10a平行的方向且相互正交的2个方向设为x方向及y方向。xy平面设为积层体100的平面方向。将与x方向及y方向两者正交的方向设为z方向(积层体100的积层方向)。在本说明书中，所谓“下”是指朝向衬底10的方向，所谓“上”是指远离衬底10的方向。

存储单元阵列1具有衬底10及积层体100。在衬底10的主面10a上，设置着第1绝缘膜11。在第1绝缘膜11上，设置着第1配线部12。在第1配线部12上，设置着第2绝缘膜13。在第2绝缘膜13上，设置着第1半导体区域14。衬底10例如包含单晶硅。在衬底10，设置着未图示的晶体管。晶体管例如构成存储器周边电路。第1绝缘膜11、第2绝缘膜13例如包含硅氧化物。第1配线部12包含导电体例如为金属、或金属与硅的积层构造。在第1实施方式中，第1配线部12例如为源极线sl。设置在第1半导体区域14的下方且设置在第1绝缘膜11与第2绝缘膜13之间的源极线sl被称为“嵌入式源极线”。第1半导体区域14例如包含结晶化的硅。在第1实施方式中，第1半导体区域14的导电型为p型。

积层体100设置在第1半导体区域14上。积层体100包含交替地积层的多个第3绝缘膜40及多个电极层41。多个电极层41包含至少1个源极侧选择栅极(sgs)、多条字线wl、及至少1个漏极侧选择栅极(sgd)。源极侧选择栅极(sgs)为源极侧选择晶体管sts的栅极电极。字线(wl)为存储单元mc的栅极电极。漏极侧选择栅极(sgd)为漏极侧选择晶体管std的栅极电极。另外，电极层41的积层数为任意。

源极侧选择栅极(sgs)设置在积层体100的下部区域。漏极侧选择栅极(sgd)设置在积层体100的上部区域。字线wl设置在积层体100的中间区域。下部区域是指积层体100的靠近第1半导体区域14之侧的区域，上部区域是指积层体100的远离第1半导体区域14之侧的区域，中间区域是指积层体100的源极侧选择栅极(sgs)与漏极侧选择栅极(sgd)之间的区域。例如，多个电极层41中、包括离第1半导体区域14最近的电极层41在内的至少1个电极成为源极侧选择栅极sgs。多个电极层41中、包括离第1半导体区域14最远的电极层41在内的至少1个电极成为漏极侧选择栅极(sgd)。

在积层体100内，设置着柱状部cl、第1狭缝st1、及第2狭缝st2。柱状部cl沿着积层体100的积层方向(以下称为z方向)延伸。第1狭缝st1沿着z方向、及与z方向交叉例如为正交的x方向延伸。同样地，第2狭缝st2也沿着z方向及x方向延伸。柱状部cl的一端经由接触部cb而电连接于位线bl。位线bl设置在积层体100的上方。位线bl沿着与x方向交叉例如为正交的y方向延伸。

图2是第1实施方式的半导体装置的存储单元阵列1的示意俯视图。图3是沿着图2中的3-3线的剖视图。图4是沿着图2中的4-4线的剖视图。图5是沿着图2中的5-5线的剖视图。

如图2及图3所示，柱状部cl包含半导体主体20、存储膜30、及核心层50。

图6是将柱状部cl放大而表示的示意剖视图。

如图6所示，在积层体100内，设置着存储孔洞mh。存储孔洞mh是沿着z方向延伸的开孔。柱状部cl设置在存储孔洞mh内。存储孔洞mh形成为圆柱状、或椭圆柱状。存储孔洞mh到达第1半导体区域14。在第1实施方式中，例如，半导体柱14a设置在存储孔洞mh的底部。半导体柱14a例如为结晶化的p型硅。半导体柱14a与第1半导体区域14电连接，而构成第1半导体区域14的一部分。

柱状部cl包含存储膜30、半导体主体20、及核心层50。存储膜30、半导体主体20、及核心层50设置在存储孔洞mh内。存储膜30在膜中包含电荷累积部。电荷累积部例如具有捕获电荷的捕获点及/或浮动栅极。存储单元mc的阈值电压根据电荷累积部中的电荷的有无、或电荷的量而变化。由此，存储单元mc保持信息。存储膜30例如隔着块绝缘膜31与电极层41对向。而且，虽然省略了图示，但是存储膜30在电荷累积部与半导体主体20之间具备隧道绝缘膜。在删除信息时、及进行编程时，电荷例如为电子穿过隧道绝缘膜。

半导体主体20沿着z方向延伸。半导体主体20例如为结晶化的p型硅。半导体主体20例如经由半导体柱14a，与第1半导体区域14电连接。半导体柱14a例如隔着块绝缘膜31与电极层41(sgs)对向。另外，视需要，也可不设置半导体柱14a。核心层50是绝缘体。核心层50被嵌入到设置着存储膜30、及半导体主体20的存储孔洞mh内。

如图2～图4所示，在积层体100内设置着多个第1狭缝st1。在第1狭缝st1内，设置着第4绝缘膜21。第4绝缘膜21将电极层41沿着x方向电分离。第4绝缘膜21例如包含硅氧化物。第4绝缘膜21与第1半导体区域14相接。

如图2、图3、及图5所示，在积层体100内设置着多个第2狭缝st2。在第2狭缝st2内，设置着第5绝缘膜22及第1导电体23。第5绝缘膜22与第4绝缘膜21同样地，将电极层41沿着x方向电分离。第5绝缘膜22例如也包含硅氧化物。第1导电体23设置在第5绝缘膜22内。第1导电体23通过第5绝缘膜22与积层体100电绝缘。第1导电体23沿着z方向、及与z方向交叉例如为正交的x方向延伸。由此，第1导电体23的形状例如成为壁状。在第1实施方式中，第1导电体23是局部配线li。局部配线li例如向第1半导体区域14供给电压。

如图3～图5所示，在积层体100上，设置着第6绝缘膜42。在第6绝缘膜42上，设置着第7绝缘膜43。在第6绝缘膜42及第7绝缘膜43上，设置着开孔51。在开孔51内，设置着第2导电体52。第2导电体52的下端与半导体主体20电连接，且其上端与图1所示的接触部cb电连接。在第7绝缘膜43上，还设置着开孔53。在开孔53内，设置着第3导电体54。第1导电体23(局部配线li)与第3导电体54电连接。第3导电体54例如为将在y方向上排列的多个第1导电体23(局部配线li)彼此电连接的配线。

图7是第1实施方式的半导体装置的第1半导体区域14的示意俯视图。

如图7所示，在第1半导体区域14内，设置着多个半导体区域列15、及多个高浓度半导体区域16。半导体区域列15及高浓度半导体区域16例如沿着x方向延伸。

半导体区域列15分别包含呈岛状相互的多个第2半导体区域17。第2半导体区域17设置在第4绝缘膜21的下方的第1半导体区域14内(参照图3、图4)。第2半导体区域17沿着第4绝缘膜21在x方向上排列，且沿着z方向从第1半导体区域14的下端一直设置到其上端。第2半导体区域17的导电型是与第1半导体区域14相反的导电型。在第1实施方式中，为n型。第2半导体区域17例如经由设置在第2绝缘膜13上的开孔13a，与第1配线部12(源极线sl)电连接(参照图1～图4)。由此，第2半导体区域17作为源极侧选择晶体管sts的源极区域发挥功能。开孔13a内嵌着半导体或导电体。在第1实施方式中，在开孔13a内嵌着n型半导体。n型半导体例如由与第1半导体区域14相同的半导体形成，且使该半导体与第2半导体区域17同样地为n型。

高浓度半导体区域16设置在第5绝缘膜22、及第1导电体23的下方(参照图3、图5)。高浓度半导体区域16的导电型与第1半导体区域14相同。与第1半导体区域14相比，高浓度半导体区域16的p型杂质例如硼的浓度更高。在第1实施方式中，第1导电体23经由高浓度半导体区域16，与第1半导体区域14电连接。

图8是将图7中的框a内放大而表示的示意俯视图。

如图8所示，第1半导体区域14包含第1部分14a、第2部分14b、及第3部分14c、。第1部分14a是被在x方向上相邻的2个第2半导体区域17夹着的区域。第2部分14b是向第1部分14a的纸面左侧扩展的区域，第3部分14c是向第1部分14a的纸面右侧扩展的区域。在第1实施方式中，第2部分14b经由第1部分14a，与第3部分14c电连接。图中的箭头b表示从第1导电体23(局部配线li)经由高浓度半导体区域16供给到第1半导体区域14的电荷例如为电洞的流动。

根据第1实施方式的半导体装置，作为源极侧选择晶体管sts的源极区域发挥功能的第2半导体区域17是呈岛状分离而设置在第1半导体区域14内。因此，第1半导体区域14不会被第2半导体区域17电切断。向第2半导体区域17的左右扩展的第1半导体区域14经由被在x方向上相邻的2个第2半导体区域17夹着的第1部分14a而相连。

图9是对参考例与第1实施方式加以比较而表示的示意俯视图。

如图9所示，参考例的第2半导体区域17x是在x方向上设置为1条线。若第2半导体区域17x沿着z方向从第1半导体区域14的下端一直设置到其上端，则第1半导体区域14会被第2半导体区域17x电切断。

将从第2半导体区域17x到与y方向相邻的第2半导体区域17x为止定义为“1指”。在参考例中，每“1指”都需要1个高浓度半导体区域16。其目的在于：为了使第1半导体区域14不电性浮动，而供给电压。因此，在参考例中，交替设置第1狭缝st1与第2狭缝st2。第2狭缝st2的沿着y方向的宽度w2比第1狭缝st1的沿着y方向的宽度w1宽。其原因在于：必须在第2狭缝st2内设置第5绝缘膜22及第1导电体23。

与此相对地，第1实施方式的第1半导体区域14不会被第2半导体区域17电切断。因此，无需在每“1指”都设置高浓度半导体区域16。从而，可如图9所示，相对于每2个以上第1狭缝st1而设置第2狭缝st2。

例如，在第1实施方式中，第1狭缝st1设置于在参考例中应该设置第2狭缝st2的位置。在该情况下，能相对于每3个第1狭缝st1而设置1个第2狭缝st2。第1狭缝st1的沿着y方向的宽度w1比第2狭缝st2的沿着y方向的宽度w2窄。从而，例如与参考例相比，第1实施方式的半导体装置能将存储单元阵列1的沿着y方向的宽度缩小。

如此，根据第1实施方式，能缩小存储单元阵列1的平面尺寸。结果，例如，能提供一种存储单元阵列1的集成度更高的半导体装置。

＜第2实施方式＞

图10是第2实施方式的半导体装置的存储单元阵列1的示意俯视图。图10所示的平面对应于图2所示的平面。

如图10所示，第2实施方式的半导体装置与例如图2所示的第1实施方式的半导体装置不同的地方在于：将壁状的第1导电体23(局部配线li)设定为多个柱状导电体23a。多个柱状导电体23a沿着z方向延伸且在x方向上排列。

第2实施方式的优点在于：能与设置在半导体装置的内部的柱状的接触部共通地形成多个柱状导电体23a。由此，例如，能省略用来形成壁状的导电体23的步骤，例如，与第1实施方式相比，能获得减少制造步骤数的优点。

柱状的接触部的例子为设置在阶梯部或周边部的柱状的接触部。阶梯部例如设置在积层体100的端部。周边部是阶梯部的周围的区域。以下，对共通地形成这些柱状接触部、及多个柱状导电体23a的制造方法的一例进行说明。

＜制造方法＞

图11～图21是表示第2实施方式的半导体装置的制造方法的示意剖视图。图22是第2实施方式的半导体装置的示意俯视图。图11～图21的由参照符号“x”表示的剖面表示沿着图22中的x-x线的剖面，由参照符号“y”表示的剖面表示沿着图22中的y-y线的剖面。本制造方法是以包含在图1～图10中省略的晶体管的制造方法进行说明。

1.晶体管的形成

如图11所示，将元件分离区域18形成在衬底10的表面区域内。继而，按照众所周知的方法，将多个晶体管tr形成在衬底10上的由元件分离区域18划分形成的元件区域。晶体管tr例如构成存储器周边电路。

2.第1绝缘膜11、第1配线部12的形成

接下来，如图12所示，将第1绝缘膜11形成在图10所示的构造体上。第1绝缘膜11是通过如下步骤而形成：例如使用cvd(chemicalvapordeposition，化学气相沉积)法，将绝缘物、例如包含硅氧化物的绝缘物堆积在图10所示的构造体上。继而，将第1配线部12形成在第1绝缘膜11上。第1配线部12是通过如下步骤而形成：例如使用cvd法，将导电物、例如包含金属的导电物堆积在第1绝缘膜11上。金属例如为钨。

3.第2绝缘膜13、第1半导体区域14的形成

接下来，如图13所示，将第2绝缘膜13形成在第1配线部12上。第2绝缘膜13是绝缘物，例如为包含硅氧化物的绝缘物。第2绝缘膜13是通过如下步骤而形成：例如使用cvd法，将包含硅氧化物的绝缘物堆积在第1配线部12上。继而，在第2绝缘膜13内形成开孔13a。继而，在形成着开孔13a的第2绝缘膜13上，形成第1半导体区域14。

4.积层体100的形成

接下来，如图14所示，在第1半导体区域14上，形成积层体100。积层体100是在图14所示的阶段，通过交替地积层绝缘体40及牺牲层44而形成。例如，若绝缘体40为硅氧化物，则牺牲层44被视为能获得硅氧化物与蚀刻选择比的硅氮化物。

5.阶梯部2的形成

接下来，如图15所示，在积层体100的端部，形成阶梯部2。在阶梯部2中，多个牺牲层44例如逐层地形成为阶梯状。阶梯部2形成在存储单元阵列1的周围。通过形成阶梯部2，而在阶梯部2的周围，形成例如不存在积层体100的周边部3。在本例中，晶体管tr设置在存储单元阵列1、阶梯部2、及周边部3各者之下，晶体管tr只要至少设置在周边部3即可。继而，将第8绝缘膜45嵌入到产生在阶梯部2、及周边部3上的凹部。第8绝缘膜45例如包含硅氧化物。

6.柱状部cl的形成

接下来，如图16所示，在积层体100内，形成柱状部cl。例如，在形成如图6所示的柱状部cl的情况下，概略来讲只要进行以下的步骤即可。

如图6所示，在积层体100内，形成存储孔洞mh。存储孔洞mh例如一直形成至到达第1半导体区域14为止。接下来，在从存储孔洞mh的底部露出的第1半导体区域14上，例如利用cvd法，形成半导体柱14a。半导体柱14a在第1半导体区域14a上一直形成到例如位于源极侧选择栅极sgs与字线wl之间的绝缘体40为止。接下来，在存储孔洞mh内，形成存储膜30。接下来，对存储膜30的底部进行蚀刻，使半导体柱14a的表面露出。接下来，形成半导体主体20。接下来，形成核心层50，并嵌入到存储孔洞mh内(在图16中，省略存储膜30、半导体主体20、及核心层50的图示)。接下来，在积层体100上，形成第6绝缘膜42。由此，利用第6绝缘膜42覆盖存储孔洞mh。

7.第1、第2狭缝st1、st2的形成

接下来，如图17所示，在积层体100内，形成第1、第2狭缝st1、st2。第1、第2狭缝st1、st2例如一直形成至到达第1半导体区域14为止。

8.高浓度半导体区域16、第2半导体区域17的形成

接下来，同样地如图17所示，经由第1狭缝st1向第1半导体区域14内导入n型杂质、例如砷或磷，形成第2半导体区域17。接下来，经由第2狭缝st2向第1半导体区域14内导入p型杂质、例如硼，形成高浓度半导体区域16。

9.牺牲层的除去(电极层的形成)

接下来，如图18所示，经由第1、第2狭缝st1、st2将牺牲层44从积层体100除去。由此，在绝缘体40与绝缘体40之间形成空间46。

10.电极层的嵌入(电极层的形成)

接下来，如图19所示，经由第1、第2狭缝st1、st2，在空间46内形成图6所示的块绝缘膜31(在图19中，省略块绝缘膜31的图示)。接下来，向形成着块绝缘膜31的空间46内嵌入导电物。由此，在绝缘体40与绝缘体40之间，形成块绝缘膜31及电极层41。

11.第4、第5绝缘膜21、22的形成

接下来，如图20所示，将第4绝缘膜21形成在第1狭缝st1内，将第5绝缘膜22形成在第2狭缝st2内。在本例中，第4绝缘膜21与第5绝缘膜22由相同的绝缘膜形成。例如，在第6绝缘膜42及第8绝缘膜45之上堆积绝缘物，形成绝缘膜。继而，使绝缘膜后退，将绝缘膜嵌入到第1、第2狭缝st1、st2内。由此，第4绝缘膜21形成在第1狭缝st1内，第5绝缘膜22形成在第2狭缝st2内。

12.柱状接触部、柱状导电体23a的形成

接下来，如图21及图22所示，在第5绝缘膜22、第6绝缘膜42、第8绝缘膜45、第1绝缘膜11、及第2绝缘膜13上形成接触孔47a～47g。接触孔47a形成在周边部3。接触孔47a形成在第6绝缘膜42、第8绝缘膜45、第1绝缘膜11、及第2绝缘膜13上，到达晶体管tr的例如源极/漏极区域。接触孔47b～47f形成在阶梯部2。接触孔47b～47f形成在第6绝缘膜42、及第8绝缘膜45上，到达电极层41。接触孔47g形成在存储单元阵列1上。接触孔47g形成在第5绝缘膜22上，到达高浓度半导体区域16。

继而，在接触孔47a～47g内，形成柱状接触部48a～48f、及柱状导电体23a。在本例中，柱状接触部48a～40f与柱状导电体23a由相同的导电膜形成。例如，在第6绝缘膜42及第8绝缘膜45之上堆积导电物，形成导电膜。继而，使导电膜后退，将绝缘膜嵌入到接触孔47a～47g内。由此，柱状接触部48a～48f形成在接触孔47a～47f内，柱状导电体23a形成在接触孔47g内。柱状接触部48a在周边部3中，与晶体管tr的例如源极/漏极区域电连接。柱状接触部48b～48f在阶梯部2中，与电极层41电连接。柱状导电体23a在存储单元阵列1中，与高浓度半导体区域16电连接。

然后，虽然没有特别图示，但是根据众所周知的制造方法，预先形成位线bl等内部配线、及层间绝缘膜。由此，制造第2实施方式的半导体装置。

第2实施方式的半导体装置例如可通过图11～图22所示的制造方法而制造。根据图11～图22所示的制造方法，如图21及图22所示，共通地形成柱状接触部48a～48f与柱状导电体23a。从而，根据图11～图22所示的制造方法，与分别形成柱状接触部48a～48f与柱状导电体23a的情况相比，能减少制造步骤数。

＜第3实施方式＞

第3实施方式涉及第1实施方式的半导体装置的删除动作。

＜删除动作1＞

图23是表示第3实施方式的删除动作的第1例的示意等效电路图。

如图23所示，在将信息从存储单元mc删除时，半导体装置的各部的电压是按照以下的方式设定。

源极侧选择栅极sgs：gnd

字线wl：gnd

漏极侧选择栅极sgd：gnd

源极线sl：vera

第1导电体23(局部配线li)：vera

第1半导体区域14：vera

位线bl：floating

电压gnd是电路内接地电压。电路内接地电压例如为0v。电压vera是删除电压。删除电压是正的高电压，例如为12～26v。“floating”是电性浮动的状态。

通过按照所述方式设定半导体装置的各部的电压，会从高浓度半导体区域16及n型的第2半导体区域17，例如向半导体主体20注入电荷例如电洞。已被注入电洞的p型的半导体主体20的电压上升到正的高电压。字线wl的电位是接地电位gnd，因此向电荷累积膜30的电荷累积部注入电洞。由此，信息被从存储单元mc删除。

如此，第1实施方式的半导体装置能通过从高浓度半导体区域16及n型的第2半导体区域17向半导体主体20的电洞注入，而删除信息。当然，在第2实施方式中，也能通过相同的删除动作，而删除信息。

＜删除动作2＞

图24是表示第3实施方式的删除动作的第2例的示意等效电路图。

如图24所示，在第2例中，按照以下的方式设定半导体装置的各部的电压。

源极侧选择栅极sgs：gnd

字线wl：gnd

漏极侧选择栅极sgd：verag

源极线sl：vera

第1导电体23(局部配线li)：vera

第1半导体区域14：vera

位线bl：floating

删除动作2与删除动作1不同的地方在于：将对漏极侧选择栅极sgd施加的电压从电压gnd改为电压verag。电压verag是电压vera与电压gnd的中间的电压。例如，电压verag为“vera≧verag＞gnd”。

若按照所述方式设定半导体装置的各部的电压，则与删除动作1同样地，会从高浓度半导体区域16及n型的第2半导体区域17，向半导体主体20注入电荷例如电洞。除了该电洞注入以外，通过将漏极侧选择栅极sgd设定为电压verag，还会在漏极侧选择晶体管std的漏极产生gidl(gateinduceddrainleakage，栅极感应漏极漏电流)。向半导体主体20进而注入起因于gidl的电洞。作为结果，对于半导体主体20，除了从高浓度半导体区域16及n型的第2半导体区域17向半导体主体20的电洞注入以外，还会引发起因于gidl的电洞的注入。由此，与删除动作1相比，向半导体主体20的电洞注入变得更多。从而，与删除动作1相比，能使已被注入电洞的p型的半导体主体20的电压更快地上升到正的高电压。结果，例如，能实现删除动作的高速化。

如此，第1、第2实施方式的半导体装置也能并用从高浓度半导体区域16及n型的第2半导体区域17向半导体主体20的电洞注入、以及漏极侧选择晶体管std的起因于gidl注入的电洞注入。

根据删除动作2，与删除动作1相比，能进而实现删除动作的高速化。

＜第4实施方式＞

图25是第4实施方式的半导体装置的存储单元阵列1的示意剖视图。图25所示的剖面例如对应于图3所示的剖视图。

如图25所示，第4实施方式与例如图3等所示的第1实施方式不同的地方在于：

·包含位线bl、具有存储孔洞mh的积层体100、及源极线sl的构造体200是在z方向上隔着第9绝缘膜60而积层；及

·多个第1狭缝st1中的至少1个的内部包含第2配线部61。

第2配线部61通过设置在第1狭缝st1内的第4绝缘膜21，与积层体100电绝缘。第2配线部61经由第2半导体区域17，与第1配线部12(源极线sl)电连接。

在第7绝缘膜43上，设置着第10绝缘膜62。在第10绝缘膜62上，设置着位线bl。位线bl与设置在存储孔洞mh内的柱状部cl电连接。在位线bl上，设置着第11绝缘膜63。在第11绝缘膜63上，设置着第9绝缘膜60。第9绝缘膜60例如为绝缘衬底。绝缘衬底例如为包含硅氧化物的sio衬底。在第9绝缘膜60上，设置着第1配线部12(源极线sl)。

如此，在第4实施方式中，例如，在z方向上积层多个第1或第2实施方式的半导体装置所具备的构造体200。根据第4实施方式，能获得如下优点。

图26是对参考例与第4实施方式加以比较而表示的示意剖视图。

遵从增加半导体装置的存储容量的要求，积层体100的积层数有增加的倾向。如图26中的“参考例”所示，使积层体100的积层数例如字线wl的数量增加到“n”。若积层体100的积层数增加，则存储孔洞mh的深度dmh变深。因此，形成存储孔洞mh时的加工的难易度上升。

积层数的增加会使串联连接在源极侧选择晶体管sts与漏极侧选择晶体管std之间的存储单元mc增加。若串联连接的存储单元mc的数量增加，则半导体主体20的长度变长。因此，存储孔洞mh内的通道电阻也增加。

与此相对地，在第4实施方式中，将多个构造体200在z方向上积层。如图26中的“实施方式”所示，例如积层了3层构造体200。如此，则1个积层体100中所包含的字线wl的数量减少到“n/3”。因此，1个积层体100的积层数大约能抑制为“参考例”的“1/3”。

如此，根据第4实施方式，即便使积层体100的积层数增加，也能抑制深度mdh变深。从而，能抑制形成存储孔洞mh时的加工的难易度的上升。半导体主体20的长度也变短。从而，也能抑制存储孔洞mh内的通道电阻的增加。

＜第5实施方式＞

图27是第5实施方式的半导体装置的存储单元阵列1的示意剖视图。图27所示的剖面例如对应于图25所示的剖视图。

如图27所示，第5实施方式与例如图25所示的第4实施方式不同的地方在于：

·多个第1狭缝st1中的至少1个的内部包含第2配线部61a；及

·第2配线部61a是贯通多个构造体200及第9绝缘膜60而设置。

第2配线部61a与第4实施方式的第2配线部61同样地，通过设置在第1狭缝st1内的第4绝缘膜21，与积层体100电绝缘。第2配线部61a在构造体200的内部，贯通第1配线部12(源极线sl)。因此，在第1配线部12，设置着用来供第2配线部61a通过的贯通孔12a。第1配线部12的侧面从贯通孔12a的侧面露出。第1配线部61a设置在贯通孔12a内。设置在贯通孔12a内的第2配线部61a经由第1配线部12的侧面与第1配线部12电连接。第2配线部61a与多个构造体200各自的第1配线部12共通电连接。

根据这种第5实施方式，与第4实施方式同样地，将多个构造体200在z方向上积层，因此能获得与第4实施方式相同的优点。

除了该优点以外，在第5实施方式中，贯通多个构造体200及第9绝缘膜60而设置第2配线部61a。第2配线部61a与多个构造体200各自的第1配线部12共通电连接。这种第2配线部61a无需相对于多个构造体200逐一形成，而可对于多个构造体200以共通的步骤而形成。从而，在第5实施方式的半导体装置中，例如，与第4实施方式相比，可获得能削减制造步骤数的优点。

另外，在第4、第5实施方式中，在z方向上积层第1及第2实施方式的半导体装置所包含的多个构造体200。但是在z方向上积层多个的构造体并不限于此。在z方向上积层多个的构造体只要包含具有存储孔洞mh的积层体100即可。

以上，根据实施方式，可获得在使用嵌入式源极线的情况下也能使存储单元阵列的平面尺寸缩小的半导体装置。

已对本发明的若干实施方式进行了说明，但这些实施方式只是作为例子而提出，并非意图限定发明的范围。这些新颖的实施方式能通过其他各种方式来实施，且能在不脱离发明的主旨的范围内，进行各种省略、替换、变更。这些实施方式及其变化包含在发明的范围或主旨中，并且包含在权利要求书所记载的发明及其均等的范围内。