半导体装置及其制造方法与流程

本申请涉及半导体技术领域，尤其涉及一种半导体装置及其制造方法，更具体地，涉及一种纳米线及其制造方法。

背景技术

栅极全包围(gate-all-around，gaa)纳米线的金属氧化物半导体场效应晶体管(metaloxidesemiconductorfieldeffecttransistor，mosfet)具有良好的静电控制能力以及增强的电荷传输能力，因此可以作为器件进一步缩小的选择。

然而，本申请的发明人发现，现有的纳米线可能会存在弯曲的现象，从而使得其在作为沟道时影响器件的性能。

技术实现要素：

本申请的一个目的在于改善纳米线弯曲的问题。

根据本申请的一方面，提供了一种半导体装置的制造方法，包括：在衬底上形成叠层结构，所述叠层结构包括一个或堆叠的多个半导体结构，形成所述半导体结构包括：形成第一半导体层；和在所述第一半导体层上形成第二半导体层；其中，在形成至少一个所述半导体结构中的第一半导体层后，对该第一半导体层的一部分进行离子注入以形成掺杂区；刻蚀所述叠层结构，以形成鳍片结构和位于所述鳍片结构的至少一侧的支撑结构，所述支撑结构包括所述掺杂区的至少一部分；以及去除所述鳍片结构中的第一半导体层，从而形成悬置在所述衬底上方的第二半导体层。

在一个实施例中，悬置在所述衬底上方的第二半导体层包括纳米线。

在一个实施例中，在形成任意两个或更多个半导体结构的第一半导体层后，对该第一半导体层的一部分进行离子注入以形成掺杂区。

在一个实施例中，所述叠层结构包括第一区域、与所述第一区域邻接的第二区域和与所述第二区域邻接的第三区域；在形成至少一个半导体结构的第一半导体层后，对所述第一区域和所述第三区域中的至少一个区域的第一半导体层进行离子注入以形成所述掺杂区。

在一个实施例中，所述刻蚀所述叠层结构包括：刻蚀去除所述第二区域的一部分，从而形成所述鳍片结构；其中，所述第一区域和所述第二区域作为所述支撑结构；或所述第二区域的剩余部分除所述鳍片结构之外的区域、所述第一区域和所述第二区域作为所述支撑结构。

在一个实施例中，所述刻蚀所述叠层结构包括：刻蚀去除所述第二区域的一部分、以及所述第一区域与所述第二区域邻接的一部分，从而形成所述鳍片结构；其中，所述第一区域的剩余部分和所述第三区域作为所述支撑结构。

在一个实施例中，所述刻蚀所述叠层结构包括：刻蚀去除所述第二区域的一部分、以及所述第三区域与所述第二区域邻接的一部分，从而形成所述鳍片结构；其中，所述第三区域的剩余部分和所述第一区域作为所述支撑结构。

在一个实施例中，所述刻蚀所述叠层结构包括：刻蚀去除所述第二区域的一部分、所述第一区域与所述第二区域邻接的一部分、以及所述第三区域与所述第二区域邻接的一部分、从而形成所述鳍片结构；其中，所述第一区域的剩余部分和所述第三区域的剩余部分作为所述支撑结构。

在一个实施例中，所述离子注入的注入条件包括：注入杂质包括si、c、n、f和he中的一种或多种；注入能量为5kev-100kev；注入剂量为1×10¹³atoms/cm²-1×10¹⁵atoms/cm²；注入温度为100℃-800℃。

在一个实施例中，通过干法刻蚀去除所述鳍片结构中的第一半导体层。

在一个实施例中，所述干法刻蚀的条件包括：压强为5mtorr-200mtorr；功率为100w-2000w；偏压为0-200v；采用的源气体包括cf4、o2、nf3、ch2f2和cl2中的一种或多种。

在一个实施例中，cf4的流量为50sccm-500sccm；o2的流量为0-100sccm；nf3的流量为0-200sccm；ch2f2的流量为0-100sccm；cl2的流量为0-100sccm。

在一个实施例中，所述方法还包括：在去除所述鳍片结构中的第一半导体层之后，执行退火工艺。

在一个实施例中，所述退火工艺的工艺条件包括：退火气氛包括n2；退火温度为100℃-1000℃；退火时间为10s-1000s。

在一个实施例中，所述多个半导体结构中的第二半导体层的厚度从上至下逐渐增大。

在一个实施例中，所述叠层结构还包括：在最上面的半导体结构上的第一半导体层；所述去除步骤还包括去除所述支撑结构中最上面的第一半导体层。

在一个实施例中，所述第一半导体层的材料包括sige；所述第二半导体层的材料包括si、ge或ingaas。

根据本申请的另一方面，提供了一种半导体装置，包括：衬底；在所述衬底上的支撑结构，包括一个或堆叠的多个半导体结构，所述半导体结构包括：第一半导体层和在所述第一半导体层上的第二半导体层；以及悬置在所述衬底上方的一个或多个第三半导体层，每个第三半导体层与一个半导体结构中的第二半导体层是一体的；其中，至少一个所述半导体结构中的第一半导体层中具有掺杂区。

在一个实施例中，所述第三半导体层包括纳米线。

在一个实施例中，任意两个或更多个半导体结构中的第一半导体层中具有掺杂区。

在一个实施例中，所述装置包括两个所述支撑结构；每个第三半导体层与两个所述支撑结构中的各一个第二半导体层是一体的。

在一个实施例中，所述掺杂区中的杂质包括si、c、n、f和he中的一种或多种。

在一个实施例中，所述多个第三半导体层的厚度从上至下逐渐增大。

在一个实施例中，所述第一半导体层的材料包括sige；所述第二半导体层的材料包括si、ge或ingaas；所述第三半导体层的材料包括si、ge或ingaas。

本申请实施例的制造方法中，由于对至少一个半导体结构中的第一半导体层的一部分进行离子注入形成了掺杂区，如此在形成支撑结构后，减小了支撑结构中的第一半导体层的本征应力，从而可以改善悬置在衬底上方的第二半导体层弯曲的问题。在第二半导体层为纳米线的情况下，可以改善纳米线弯曲的问题。

通过以下参照附图对本申请的示例性实施例的详细描述，本申请的其它特征、方面及其优点将会变得清楚。

附图说明

附图构成本说明书的一部分，其描述了本申请的示例性实施例，并且连同说明书一起用于解释本申请的原理，在附图中：

图1是根据本申请一个实施例的半导体装置的制造方法的简化流程图；

图2a示出了根据本申请一个实施例的形成叠层结构的俯视图；

图2b示出了沿着图2a的线b-b’截取的截面图；

图3a示出了根据本申请第一实现方式的刻蚀叠层结构的俯视图；

图3b示出了沿着图3a的线b-b’截取的截面图；

图4a示出了根据本申请第二实现方式的刻蚀叠层结构的俯视图；

图4b示出了沿着图4a的线b-b’截取的截面图；

图5a示出了根据本申请第三实现方式的刻蚀叠层结构的俯视图；

图5b示出了沿着图5a的线b-b’截取的截面图；

图6a示出了根据本申请第四实现方式的刻蚀叠层结构的俯视图；

图6b示出了沿着图6a的线b-b’截取的截面图；

图7a示出了根据本申请第五实现方式的刻蚀叠层结构的俯视图；

图7b示出了沿着图7a的线b-b’截取的截面图；

图8a示出了根据本申请一个实施例的去除鳍片结构中的第一半导体层的俯视图；

图8b示出了沿着图8a的线b-b’截取的截面图；

图9示出了根据本申请一个实施例的执行退火工艺后的第二半导体层的截面图。

具体实施方式

现在将参照附图来详细描述本申请的各种示例性实施例。应理解，除非另外具体说明，否则在这些实施例中阐述的部件和步骤的相对布置、数字表达式和数值不应被理解为对本申请范围的限制。

此外，应当理解，为了便于描述，附图中所示出的各个部件的尺寸并不必然按照实际的比例关系绘制，例如某些层的厚度或宽度可以相对于其他层有所夸大。

以下对示例性实施例的描述仅仅是说明性的，在任何意义上都不作为对本申请及其应用或使用的任何限制。

对于相关领域普通技术人员已知的技术、方法和装置可能不作详细讨论，但在适用这些技术、方法和装置情况下，这些技术、方法和装置应当被视为本说明书的一部分。

应注意，相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义或说明，则在随后的附图的说明中将不需要对其进行进一步讨论。

图1是根据本申请一个实施例的半导体装置的制造方法的简化流程图。图na示出了根据本申请一个实施例的半导体装置的制造方法的各个阶段的俯视图。图nb示出了沿着图na的线b-b’截取的截面图。上述n的取值为2-8。

下面结合图1、图2a-图8b对根据本申请一个实施例的半导体装置的制造方法进行详细说明。

如图1所示，首先，在步骤102，在衬底201上形成叠层结构203如图2a和图2b所示。

衬底201例如可以是硅衬底、锗衬底等元素半导体衬底，或者可以是砷化镓等化合物半导体衬底等。衬底201的表面可以形成有氧化层。

叠层结构203可以包括一个或堆叠的多个半导体结构202。每个半导体结构202包括第一半导体层212和在第一半导体层212上的第二半导体层222。这里，图2b示意性地示出了三个半导体结构202。另外，叠层结构203还可以包括在最上面的半导体结构202上的第一半导体层212。

在一个实施例中，多个半导体结构202中的第二半导体层222的厚度从上至下逐渐增大，如此可以减小后续形成连接至第二半导体层222的接触件的电阻。

下面介绍一种形成每个半导体结构202的具体实现方式。

首先，形成第一半导体层212。对于叠层结构203中的第一个半导体结构202来说，第一半导体层212形成在衬底201上；而对于叠层结构203中的其他半导体结构202来说，第一半导体层212形成在该半导体结构202下面的半导体结构202中的第二半导体层222上。在一个实施例中，第一半导体层212的材料可以包括sige。

然后，在第一半导体层212上形成第二半导体层222。例如，可以在第一半导体层212上外延形成第二半导体层222。在一个实施例中，第二半导体层222的材料可以包括si、ge或ingaas。

根据上面给出的方式可以在衬底201上形成一个半导体结构202，或者可以形成堆叠的多个半导体结构202，从而形成叠层结构203。

在形成叠层结构203的过程中，在形成至少一个半导体结构202中的第一半导体层212后，可以对该半导体结构202中的第一半导体层212的一部分进行离子注入以形成掺杂区2121。

例如，在形成多个半导体结构202中的任意一个半导体结构202中的第一半导体层212后，可以对该半导体结构202中的第一半导体层212的一部分进行离子注入以形成掺杂区2121。又例如，在形成多个半导体结构202中的任意两个或更多个半导体结构202的第一半导体层后，对相应的半导体结构202中的第一半导体层212的一部分进行离子注入以形成掺杂区2121。优选地，在形成每个半导体结构202的第一半导体层212后，均对该半导体结构中的第一半导体层212的一部分进行离子注入以形成掺杂区2121，如图2b所示的。

下面介绍一种形成掺杂区2121的优选实现方式。

参见图2a和图2b，在一个实现方式中，叠层结构203可以包括第一区域213、与第一区域213邻接的第二区域223和与第二区域223邻接的第三区域233。在形成至少一个半导体结构202的第一半导体层212后，可以对第一区域213和第三区域233中的至少一个区域的第一半导体层212进行离子注入以形成掺杂区2121。

例如，可以仅对第一区域213的第一半导体层212进行离子注入以形成掺杂区2121。又例如，可以仅对第三区域233的第一半导体层212进行离子注入以形成掺杂区2121。再例如，可以对第一区域213和第三区域233这两个区域的第一半导体层212进行离子注入以形成掺杂区2121。图2a和图2b示出的是对第一区域213和第三区域233这两个区域的第一半导体层212进行离子注入以形成掺杂区2121的情况。

需要指出的是，叠层结构203的第一区域213、第二区域223和第三区域233并非必然沿着图2a所示的线b-b’排列，第一区域213、第二区域223和第三区域233可以沿着任意方向排列。例如，可以在叠层结构203上形成图案化的掩模层，例如光致抗蚀剂等，掩模层覆盖叠层结构203的一部分区域，被掩模层覆盖的该部分区域即可定义为第二区域223，而其他未被掩模层覆盖的区域即可定义为第一区域213和第三区域233。优选地，第二区域223在沿着衬底201表面方向上的长度大于第一区域213和第三区域233在沿着衬底201表面方向上的长度。

优选地，形成掺杂区2121的离子注入可以采用如下注入条件：注入杂质可以包括si、c、n、f和he中的一种或多种；注入能量可以为5kev-100kev，例如10kev、30kev、60kev等；注入剂量可以为1×10¹³atoms/cm²-1×10¹⁵atoms/cm²，例如1×10¹³atoms/cm²、5×10¹³atoms/cm²、1×10¹⁴atoms/cm²、5×10¹⁴atoms/cm²等；注入温度可以为100℃-800℃，例如300℃、500℃、600℃等。

回到图1，在步骤104，刻蚀叠层结构203，以形成鳍片结构301和位于鳍片结构301的至少一侧的支撑结构302，这里，支撑结构302包括掺杂区2121的至少一部分。例如，可以在叠层结构203上形成图案化的掩模层，例如光致抗蚀剂，以定义鳍片结构301和支撑结构302的形状和位置；然后以图案化的掩模层为掩模对叠层结构203进行刻蚀，从而形成鳍片结构301和支撑结构302。

在一个实施例中，叠层结构203可以包括第一区域213、第二区域223和第三区域233。在这种情况下，刻蚀叠层结构203以形成鳍片结构301和支撑结构302有多种不同的实现方式，在不同的实现方式中可以形成不同的掩模层，从而定义要形成的鳍片结构301和支撑结构302的形状和位置。下面将分别做介绍。

在第一实现方式中，参见图3a和图3b，刻蚀叠层结构203时可以刻蚀去除第二区域223的一部分，从而形成鳍片结构301。该实现方式中，第一区域213和第二区域233可以作为支撑结构302，支撑结构302包括掺杂区2121的全部。

在第二实现方式中，参见图4a和图4b，刻蚀叠层结构203时可以刻蚀去除第二区域223的一部分，从而形成鳍片结构301。该实现方式中，第二区域223的剩余部分除鳍片结构301之外的区域、第一区域213和第二区域233可以作为支撑结构302，支撑结构302包括掺杂区2121的全部。

在第三实现方式中，参见图5a和图5b，刻蚀叠层结构203时可以刻蚀去除第二区域223的一部分、以及第一区域213与第二区域223邻接的一部分，从而形成鳍片结构301。该实现方式中，第一区域213的剩余部分和第三区域233可以作为支撑结构302，支撑结构302包括掺杂区2121的一部分。

在第四实现方式中，参见图6a和图6b，刻蚀叠层结构203时可以刻蚀去除第二区域223的一部分、以及第三区域233与第二区域223邻接的一部分，从而形成鳍片结构301。该实现方式中，第三区域233的剩余部分和第一区域213可以作为支撑结构302，支撑结构302包括掺杂区2121的一部分。

在第五实现方式中，参见图7a和图7b，刻蚀叠层结构203时可以刻蚀去除第二区域223的一部分、第一区域213与第二区域223邻接的一部分、以及第三区域233与第二区域223邻接的一部分，从而形成鳍片结构301。该实现方式中，第一区域213的剩余部分和第三区域233的剩余部分可以作为支撑结构302，支撑结构302包括掺杂区2121的一部分。

需要说明的是，在后文中，仅以图3a和图3b为例进行后续步骤的说明。

接下来，在步骤106，选择性去除鳍片结构301中的第一半导体层212，保留鳍片结构301中的第二半导体层222，从而形成悬置在衬底201上方的第二半导体层401，如图8a和图8b所示。这里，悬置在衬底201上方的第二半导体层401即为鳍片结构301中的第二半导体层222，在本文中的其他地方也可以称为第三半导体层。在一个实施例中，悬置在衬底201上方的第二半导体层401可以包括纳米线。

需要说明的是，在叠层结构203包括在最上面的半导体结构202上的第一半导体层212的情况下，步骤106还去除支撑结构302中最上面的第一半导体层212。

另外，选择性去除鳍片结构301中的第一半导体层212时，支撑结构202中的第一半导体层212可能也会被部分地去除，但这不影响其作为上面的第二半导体层222的支撑件。

在一个实施例中，可以通过干法刻蚀(例如离子束刻蚀)选择性去除鳍片结构301中的第一半导体层212，在刻蚀时优选选择对第一半导体层212和第二半导体层222的蚀刻选择比高的蚀刻剂。

优选地，可以采用如下条件进行干法刻蚀：压强可以为5mtorr-200mtorr，例如50mtorr、100mtorr、150mtorr等；功率可以为100w-2000w，例如500w、1000w、1500w等；偏压可以为0-200v，例如30v、80v、150v等；采用的源气体可以包括cf4、o2、nf3、ch2f2和cl2中的一种或多种。

优选地，cf4的流量可以为50sccm-500sccm，例如100sccm、200sccm、400sccm等；o2的流量可以为0-100sccm，例如30sccm、50sccm、80sccm等；nf3的流量可以为0-200sccm，例如50sccm、100sccm等；ch2f2的流量可以为0-100sccm，例如20sccm、50sccm、80sccm等；cl2的流量可以为0-100sccm，例如20sccm、50sccm、80sccm等。

在去除鳍片结构301中的第一半导体层212之后，还可以执行退火工艺，从而对鳍片结构301中的第二半导体层222进行倒角处理，以使得第二半导体层222的截面变为类似圆形的截面，如图9所示。优选地，退火工艺的工艺条件可以为如下条件：退火气氛可以包括n2等；退火温度可以为100℃-1000℃，例如300℃、500℃、800℃等；退火时间可以为10s-1000s，例如50s、200s、500s等。

如上描述了根据本申请一个实施例的半导体装置的制造方法。上述制造方法中，由于对至少一个半导体结构中的第一半导体层的一部分进行离子注入形成了掺杂区，如此在形成支撑结构后，减小了支撑结构中的第一半导体层的本征应力，从而可以改善悬置在衬底上方的第二半导体层弯曲的问题。

在形成悬置在衬底201上方的第二半导体层401后，还可以形成包围所形成的第二半导体层401的栅极结构。栅极结构可以包括包围第二半导体层401的栅极电介质层和栅极。每个第二半导体层401被栅极结构包围的部分作为沟道。另外，还可以在栅极结构两侧的第二半导体层401中形成源区和漏区。

本申请还提供了一种半导体装置，参见图8a和图8b，半导体装置包括衬底201和在衬底201上的支撑结构302。支撑结构302包括一个或堆叠的多个半导体结构202。每个半导体结构包括第一半导体层212和在第一半导体层212上的第二半导体层222。例如，第一半导体层212的材料可以包括sige，第二半导体层222的材料可以包括si、ge或ingaas。

半导体装置还包括悬置在衬底201上方的一个或垂直堆叠的多个第三半导体层401。这里，一个第三半导体层401与一个半导体结构202中的第二半导体层222是一体的。优选地，多个第三半导体层401的厚度从上至下逐渐增大。在一个实施例中，第三半导体层401的材料可以包括si、ge或ingaas。在一个实施例中，第三半导体层401可以包括纳米线。

上述半导体装置中，至少一个半导体结构202中的第一半导体层212中具有掺杂区2121。优选地，任意两个或更多个半导体结构202中的第一半导体层212中均具有掺杂区2121。更优选地，每个半导体结构202中的第一半导体层212中均具有掺杂区2121。优选地，掺杂区2121可以包括以下杂质中的一种或多种：si、c、n、f和he。

在一个实施例中，半导体装置可以包括两个支撑结构302。在这种情况下，每个第三半导体层401与两个支撑结构302中的各一个第二半导体层222是一体的。也即，每个第三半导体层401与两个第二半导体层222是一体的，这两个第二半导体层222中的一个第二半导体层222属于两个支撑结构302中的一个，这两个第二半导体层222中的另一个第二半导体层222属于两个支撑结构302中的另一个。

至此，已经详细描述了根据本申请实施例的半导体装置及其制造方法。为了避免遮蔽本申请的构思，没有描述本领域所公知的一些细节，本领域技术人员根据上面的描述，完全可以明白如何实施这里公开的技术方案。另外，本说明书公开所教导的各实施例可以自由组合。本领域的技术人员应该理解，可以对上面说明的实施例进行多种修改而不脱离如所附权利要求限定的本申请的精神和范围。