半导体结构及其制造方法与流程

本发明涉及一种半导体结构及其制造方法，尤其涉及一种具有埋入式字元线的半导体结构及其制造方法。

背景技术：

在采用埋入式字元线的半导体元件的处理中，会在基底中形成相交的隔离结构以定义出主动区。然而，在后续形成埋入式字元线的过程中，湿式清洗与热处理均会使得隔离结构扩大，而导致主动区的尺寸缩小。因此，接触窗与主动区的接触面积也会随着缩小，而导致接触窗与主动区之间的阻值增加。如此一来，当上述半导体元件应用于存储器中时，将使得存储器的写入回复时间增加，且操作速度降低。

此外，在形成埋入式字元线的过程中，容易在隔离结构上形成凹陷。因此，在后续形成连接至主动区的接触窗时，导体材料残会留在隔离结构的凹陷中，而在接触窗之间产生短路的问题。

技术实现要素：

本发明提供一种半导体结构及其制造方法，其可有效地防止主动区的尺寸缩小，且可避免在接触窗之间产生短路的问题。

本发明提出一种半导体结构，包括基底、多个第一隔离结构、至少一条埋入式字元线与至少一个第二隔离结构。第一隔离结构设置在基底中。埋入式字元线设置在基底中。埋入式字元线与第一隔离结构相交。第二隔离结构设置在基底中。第二隔离结构与第一隔离结构相交。第二隔离结构的至少一部分的材料与第一隔离结构的材料不同。第二隔离结构的至少一部分的底面低于基底的顶面。

依照本发明的一实施例所述，在上述半导体结构中，还包括闸介电层。闸介电层设置在埋入式字元线与基底之间。第一隔离结构的材料例如是氧化物，且第二隔离结构的至少一部分的材料例如是氮化物。

依照本发明的一实施例所述，在上述半导体结构中，第二隔离结构可包括第一隔离层与第二隔离层。第二隔离层位于第一隔离层与基底之间。于一较佳实施例中，第一隔离层的材料例如是氮化物，且第二隔离层的材料例如是氧化物。

依照本发明的一实施例所述，在上述半导体结构中，由第一隔离结构与第二隔离结构定义出多个主动区。位于第二隔离结构的一侧的主动区的上视图案可在正斜率的延伸方向上延伸，且位于第二隔离结构的另一侧的主动区的上视图案可在负斜率的延伸方向上延伸。

依照本发明的一实施例所述，在上述半导体结构中，由第一隔离结构与第二隔离结构定义出多个主动区。位于第二隔离结构的一侧与另一侧的主动区的上视图案可具有相同的延伸方向。

本发明提出一种半导体结构的制造方法，包括以下步骤。在基底中形成多个第一隔离结构。在基底中形成至少一条埋入式字元线。埋入式字元线与第一隔离结构相交。在形成埋入式字元线之后，在基底中形成至少一个第二隔离结构。第二隔离结构与第一隔离结构相交。

依照本发明的一实施例所述，在上述半导体结构的制造方法中，第一隔离结构的形成方法可包括以下步骤。在基底上形成第一图案化硬罩幕层。以第一图案化硬罩幕层为罩幕，移除部分基底，而在基底中形成多个第一开口。在第一开口中形成第一隔离结构。埋入式字元线的形成方法可包括以下步骤。在基底上形成第二图案化硬罩幕层。以第二图案化硬罩幕层为罩幕，移除部分基底，而在基底中形成至少一个第二开口。在第二开口的部分表面上形成闸介电层。在第二开口中形成埋入式字元线。

依照本发明的一实施例所述，在上述半导体结构的制造方法中，还可包括对第一隔离结构进行回蚀刻处理。

依照本发明的一实施例所述，在上述半导体结构的制造方法中，第二隔离结构的至少一部分的材料与第一隔离结构的材料可为不同。

依照本发明的一实施例所述，在上述半导体结构的制造方法中，第二隔离结构的形成方法可包括以下步骤。在基底上形成图案化光阻层。以图案化光阻层为罩幕，移除部分基底，而在基底中形成至少一个第三开口。移除图案化光阻层。形成填满第三开口的第一隔离层。

依照本发明的一实施例所述，在上述半导体结构的制造方法中，第二隔离结构的形成方法还可包括在形成填满第三开口的第一隔离层之前，在第三开口中形成第二隔离层。

依照本发明的一实施例所述，在上述半导体结构的制造方法中，第一隔离层的材料例如是氮化物，且第二隔离层的材料例如是氧化物。

基于上述，在本发明所提出的半导体结构中，由于第二隔离结构的至少一部分的材料与第一隔离结构的材料不同，因此可有效地防止主动区的尺寸缩小，且可避免在后续形成的接触窗之间产生短路的问题。如此一来，本发明所提出的半导体结构可有效地降低半导体元件的写入回复时间与提升操作速度，且可提高产品良率，进而可提升半导体元件的效能与产量。

此外，在本发明所提出的半导体结构的制造方法中，由于是在先形成埋入式字元线之后，才形成第二隔离结构，因此可减少第二隔离结构所经受的热处理并降低可能会在第二隔离结构上产生凹陷的处理数量，因此可有效地防止主动区的尺寸缩小，且可避免在后续形成的接触窗之间产生短路的问题。如此一来，本发明所提出的半导体结构的制造方法可有效地降低半导体元件的写入回复时间与提升操作速度，且可提高产品良率，进而可提升半导体元件的效能与产量。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。

附图说明

图1a至图1e为本发明一实施例的半导体结构的制造流程上视图；

图2a至图2e为沿着图1a至图1e中的a-a’剖面线的剖面图；

图3a至图3e为沿着图1a至图1e中的b-b’剖面线的剖面图；

图4a至图4e为沿着图1a至图1e中的c-c’剖面线的剖面图；

图5为本发明另一实施例的半导体结构的上视图；

图6为本发明另一实施例沿着图1e中的b-b’剖面线的剖面图；

图7为本发明另一实施例沿着图1e中的c-c’剖面线的剖面图。

附图标号说明：

100：基底

102：第一图案化硬罩幕层

104：垫氧化层

106：垫氮化层

108：第一开口

110、110a：第一隔离结构

112：第二图案化硬罩幕层

114、116：硬罩幕层

118：第二开口

120：闸介电层

122：埋入式字元线

124：图案化光阻层

126：第三开口

128：第一隔离层

130、130a：第二隔离结构

132：第二隔离层

aa1、aa2：主动区

d1、d2、d3、d4：延伸方向

具体实施方式

图1a至图1e为本发明一实施例的半导体结构的制造流程上视图。图2a至图2e为沿着图1a至图1e中的a-a’剖面线的剖面图。图3a至图3e为沿着图1a至图1e中的b-b’剖面线的剖面图。图4a至图4e为沿着图1a至图1e中的c-c’剖面线的剖面图。本发明的半导体结构可被实施在动态随机存取存储器中。

请参照图1a、图2a、图3a与图4a，在基底100上形成第一图案化硬罩幕层102。基底100可为半导体基底，如硅基底。

第一图案化硬罩幕层102的形状例如是弯曲形或直线形。在此实施例中，第一图案化硬罩幕层102的形状是以弯曲形为例来进行说明。在第一图案化硬罩幕层102的形状为弯曲形的情况下，有助于提升后续形成的主动区与接触窗的接触面积，以降低接触窗与主动区之间的阻值，进而降低半导体元件的写入回复时间，以提升操作速度。

第一图案化硬罩幕层102可为多层结构或单层结构。在此实施例中，第一图案化硬罩幕层102是以多层结构为例来进行说明。举例来说，第一图案化硬罩幕层102可包括垫氧化层104与垫氮化层106。垫氧化层104形成在基底100上，且垫氮化层106形成在垫氧化层104上。垫氧化层104的材料例如是氧化硅。垫氮化层106的材料例如是氮化硅。垫氧化层104与垫氮化层106的形成方法例如是先依序形成垫氧化材料层(未显示)与垫氮化材料层(未显示)，再对氧化材料层与垫氮化材料层进行图案化处理。垫氧化材料层的形成方法例如是热氧化法。垫氮化材料层的形成方法例如是化学气相沉积法。

接着，以第一图案化硬罩幕层102为罩幕，移除部分基底100，而在基底100中形成多个第一开口108。部分基底100的移除方法例如是干式蚀刻法。

然后，在第一开口108中形成第一隔离结构110。藉此，可在基底100中形成多个第一隔离结构110。第一隔离结构110的材料例如是氧化物，如氧化硅。第一隔离结构110的形成方法例如是先形成填满第一开口108的隔离材料层，接着可对隔离材料层进行回火(anneal)处理，再移除第一开口108以外的隔离材料层。隔离材料层的形成方法例如是化学气相沉积法。第一开口108以外的隔离材料层的移除方法例如是化学机械研磨法。

接下来，请参照图1b、图2b、图3b与图4b，可选择性地对第一隔离结构110进行回蚀刻处理，以调整第一隔离结构110的高度。回蚀刻处理例如是干式蚀刻处理。

之后，可选择性地移除第一图案化硬罩幕层102。在此实施例中，是以移除第一图案化硬罩幕层102中的垫氮化层106为例进行说明。垫氮化层106的移除方法例如是干式蚀刻法。

继之，在基底100上方的垫氧化层104上形成第二图案化硬罩幕层112。第二图案化硬罩幕层112可为多层结构或单层结构。在此实施例中，第二图案化硬罩幕层112是以多层结构为例来进行说明。举例来说，第二图案化硬罩幕层112可包括硬罩幕层114与硬罩幕层116。硬罩幕层114形成在垫氧化层104上，且硬罩幕层116形成在硬罩幕层114上。在此实施例中，硬罩幕层114的材料是以氧化硅为例来进行说明，且硬罩幕层116的材料是以碳化硅为例来进行说明。硬罩幕层114与硬罩幕层116例如是通过组合使用沉积处理与图案化处理所形成，但本发明并不以此为限。在其他实施例中，第二图案化硬罩幕层112亦可通过自对准双重图案化处理(self-aligndoublepatterning，sadp)所形成。此外，在第二图案化硬罩幕层112的形成过程中，可同时移除基底100上的部分垫氧化层104(如图4b所示)。

再者，请参照图1c、图2c、图3c与图4c，以第二图案化硬罩幕层112为罩幕，移除部分基底100，而在基底100中形成至少一个第二开口118。此外，在移除部分基底100的处理中，会同时移除部分第一隔离结构110。部分基底100的移除方法例如是干式蚀刻法。此外，在硬罩幕层116的材料选用碳化硅的情况下，在移除部分基底100的处理中，会同时移除硬罩幕层116。

随后，在第二开口118的部分表面上形成闸介电层120，以隔离基底100与后续形成的埋入式字元线122。闸介电层120的形成方法例如是热氧化法。

接着，在第二开口118中形成埋入式字元线122。藉此，可在基底100中形成至少一条埋入式字元线122。埋入式字元线122与第一隔离结构110相交。埋入式字元线122的顶面例如是低于基底100的顶面。埋入式字元线122的材料例如是金属或掺杂多晶硅，其中金属可为钨(w)、tin(氮化钛)或其组合。埋入式字元线122的形成方法例如是先形成填满第二开口118的导体层(未显示)，再对导体层进行回蚀刻处理。导体层的形成方法例如是物理气相沉积法或化学气相沉积法。回蚀刻处理例如是干式蚀刻处理。

然后，请参照图1d、图2d、图3d与图4d，在基底100上方的硬罩幕层114上形成图案化光阻层124。此外，部分图案化光阻层124可填入第二开口118中。图案化光阻层124可通过微影处理所形成。

接下来，以图案化光阻层124为罩幕，移除部分基底100，而在基底100中形成至少一个第三开口126。部分基底100的移除方法例如是干式蚀刻法。

请参照图1e、图2e、图3e与图4e，其中在图1e中省略显示位于基底100的顶面上方的膜层以及第二开口118中的第一隔离层128，以更清楚地进行说明。

之后，移除图案化光阻层124。图案化光阻层124的移除方法例如是干式去光阻法或湿式去光阻法。

继之，形成填满第三开口126的第一隔离层128，且位于第三开口126中的第一隔离层128可用以作为第二隔离结构130。藉此，可在形成埋入式字元线122之后，在基底100中形成至少一个第二隔离结构130。第二隔离结构130与第一隔离结构110相交。此外，部分第一隔离层128可填入第二开口118中。第一隔离层128的材料例如是氮化物，如氮化硅。第一隔离层128的形成方法例如是化学气相沉积法。

第二隔离结构130的至少一部分的材料与第一隔离结构110的材料可为不同。举例来说，第一隔离结构110的材料例如是氧化物(如，氧化硅)，且第二隔离结构130的至少一部分的材料例如是氮化物(如，氮化硅)。在此实施例中，是以第二隔离结构130的整体的材料与第一隔离结构110的材料不同为例来进行说明，但本发明并不以此为限。

第一隔离结构110与第二隔离结构130定义出多个主动区aa1。位于第二隔离结构130的一侧的主动区aa1的上视图案可在正斜率的延伸方向d1上延伸，且位于第二隔离结构130的另一侧的主动区aa1的上视图案可在负斜率d2的延伸方向上延伸。

此外，在第二隔离结构130的材料选用氮化物的情况下，可不需进行回火处理即可达成隔离结构表面所需的硬度，因此可防止主动区aa1的尺寸缩小，且可避免在第二隔离结构130上产生凹陷。

基于上述实施例可知，在上述半导体结构的制造方法中，由于是在先形成埋入式字元线122之后，才形成第二隔离结构130，因此可减少第二隔离结构130所经受的热处理并降低可能会在第二隔离结构130上产生凹陷的处理数量，因此可有效地防止主动区aa1的尺寸缩小，且可避免在后续形成的接触窗之间产生短路的问题。如此一来，上述半导体结构的制造方法可有效地降低半导体元件的写入回复时间与提升操作速度，且可提高产品良率，进而可提升半导体元件的效能与产量。另外，上述半导体结构的制造方法可应用于各种半导体元件(如，动态随机存取存储器)的处理中。

以下，通过图1e、图2e、图3e与图4e来说明此实施例的半导体结构。

请参照图1e、图2e、图3e与图4e，半导体结构包括基底100、多个第一隔离结构110、至少一条埋入式字元线122与至少一个第二隔离结构130。第一隔离结构110设置在基底100中。埋入式字元线122设置在基底100中。埋入式字元线122与第一隔离结构110相交。第二隔离结构130设置在基底100中。第二隔离结构130与第一隔离结构110相交。第二隔离结构130的至少一部分的材料与第一隔离结构110的材料不同。第二隔离结构130的至少一部分的底面低于基底100的顶面。此外，半导体结构更可包括闸介电层120。闸介电层120设置在埋入式字元线122与基底100之间。另外，半导体结构的各构件的材料、特性、形成方法与配置方式已于上述实施例中进行详尽地说明，于此不再重复说明。

基于上述实施例可知，在上述半导体结构中，由于第二隔离结构130的至少一部分的材料与第一隔离结构110的材料不同，因此可有效地防止主动区aa1的尺寸缩小，且可避免在后续形成的接触窗之间产生短路的问题。如此一来，上述半导体结构可有效地降低半导体元件的写入回复时间与提升操作速度，且可提高产品良率，进而可提升半导体元件的效能与产量。

图5为本发明另一实施例的半导体结构的上视图。

请同时参照图1e与图5，图5的半导体结构与图1e的半导体结构的结构差异说明如下。在图5的半导体结构中，由第一隔离结构110a与第二隔离结构130定义出多个主动区aa2。其中，多个第一隔离结构110a的上视图案具有相同的延伸方向d3。位于第二隔离结构130的一侧与另一侧的主动区aa2的上视图案具有相同的延伸方向d4。

另外，图5的半导体结构的制造方法与图1e的半导体结构的制造方法的差异说明如下。在图1e的半导体结构的制造方法中，采用弯曲形的第一图案化硬罩幕层102来形成第一隔离结构110(请参照图1a)。然而，在图5的半导体结构的制造方法中，采用直线形的图案化硬罩幕层(未显示)来形成第一隔离结构110a。

除此之外，图5的半导体结构与图1e的半导体结构的功效相似，且相同的构件使用相同的标号表示，故于此不再重复说明。

图6为本发明另一实施例沿着图1e中的b-b’剖面线的剖面图。图7为本发明另一实施例沿着图1e中的c-c’剖面线的剖面图。

请同时参照图1e、图3e、图4e、图6与图7，图6与图7的半导体结构与图3e与图4e的半导体结构的结构差异说明如下。在图6与图7的半导体结构中，第二隔离结构130a可包括位于第三开口126中的第一隔离层128与第二隔离层132。第二隔离层132位于第一隔离层128与基底100之间。第一隔离层128的材料例如是氮化物，且第二隔离层132的材料例如是氧化物。第二隔离结构130a的顶部(位于第三开口126中的第一隔离层128)的材料与第一隔离结构110的材料不同。第二隔离结构130a的至少一部分(如，顶部，即位于第三开口126中的第一隔离层128)的底面低于基底100的顶面。

此外，在第一隔离层128的材料选用氮化物的情况下，第二隔离结构130a的顶部(位于第三开口126中的第一隔离层128)可具有足够的硬度。因此，即使第二隔离层132的材料选用氧化物，亦无需对第二隔离层132进行回火处理来增加其硬度。如此一来，可防止主动区aa1的尺寸缩小，且可避免在第二隔离结构130a上产生凹陷。另外，第二隔离层132的介电常数可小于第一隔离层128的介电常数，通过选择介电常数较低的第二隔离层132，可提高第二隔离结构130a的绝缘特性。

另外，图6与图7的半导体结构的制造方法与图3e与图4e的半导体结构的制造方法的差异说明如下。图6与图7的半导体结构的制造方法更可包括在形成填满第三开口126的第一隔离层128之前，在第三开口126中形成第二隔离层132。此外，第二隔离层132可同时形成在第二开口118中。第二隔离层132的形成方法例如是先形成填满第二开口118与第三开口126的隔离材料层，再移除第二开口118与第三开口126以外的隔离材料层，且更可对位于第二开口118与第三开口126中的隔离材料层进行回蚀刻处理。隔离材料层的形成方法例如是化学气相沉积法。第二开口118与第三开口126以外的隔离材料层的移除方法例如是化学机械研磨法。回蚀刻处理例如是干式蚀刻法。除此之外，图6与图7的半导体结构与图3e与图4e的半导体结构的功效相似，且相同的构件使用相同的标号表示，故于此不再重复说明。

综上所述，通过上述实施例所提出的半导体结构及其制造方法，可有效地降低半导体元件的写入回复时间与提升操作速度，且可提高产品良率，进而可提升半导体元件的效能与产量。

虽然本发明已以实施例揭示如上，然其并非用以限定本发明，任何所属技术领域中技术人员，在不脱离本发明的精神和范围内，当可作些许的更改与润饰，故本发明的保护范围当视后附的权利要求书所界定的为准。